[发明专利]存储元件及其制造方法

说明书

本发明提供一种存储元件及其制造方法，所述存储元件包括：基底、多个堆叠结构、间隙壁、介电层以及多个接触插塞。堆叠结构配置于基底上。间隙壁内嵌于堆叠结构中，以使堆叠结构的上部的宽度小于其下部的宽度。介电层共形地覆盖堆叠结构与间隙壁。接触插塞分别配置在堆叠结构之间的基底上。

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种存储元件及其制造方法。

背景技术

随着半导体技术的提升，半导体存储元件的尺寸愈来愈小，使得半导体存储元件的积集度增加，进而将具有更多功能的元件整合在同一芯片上。在此情况下，半导体存储元件中的线宽亦逐渐缩小，以使电子产品达到轻薄短小的需求。然而，当元件中的线宽愈来愈小的同时，半导体工艺技术也将面临到许多挑战。

发明内容

本发明提供一种存储元件，其具有内嵌于堆叠结构中的间隙壁与共形覆盖堆叠结构的介电层，以达到双重保护的功效。

本发明提供一种存储元件的制造方法，其将间隙壁内嵌于堆叠结构中，以增加对于堆叠结构的上部的保护，藉此提升栅极替代工艺时的工艺裕度。

本发明提供一种存储元件，包括：基底、多个堆叠结构、间隙壁、介电层以及多个接触插塞。堆叠结构配置于基底上。间隙壁内嵌于堆叠结构中，以使堆叠结构的上部的宽度小于其下部的宽度。介电层共形地覆盖堆叠结构与间隙壁。接触插塞分别配置在堆叠结构之间的基底上。

在本发明的一实施例中，上述的存储元件还包括：氧化物层，配置于堆叠结构的下部与介电层之间并延伸至间隙壁与介电层之间，其中位于堆叠结构的上部的侧壁上的氧化物层的厚度小于位于堆叠结构的下部的侧壁上的氧化物层的厚度。

在本发明的一实施例中，位于堆叠结构的上部的侧壁上的介电层的厚度大于位于堆叠结构的下部的侧壁上的介电层的厚度。

在本发明的一实施例中，上述的间隙壁的侧壁与堆叠结构的下部的侧壁实质上共平面。

在本发明的一实施例中，上述的接触插塞为自对准结构，其具有一致的宽度。

本发明提供一种存储元件的制造方法，其步骤如下。于基底上形成堆叠层；图案化堆叠层，以于堆叠层中形成多个开口；于开口的侧壁上形成间隙壁；以间隙壁为掩膜，进行第一蚀刻工艺，以形成多个堆叠结构，其中间隙壁内嵌于堆叠结构中，以使堆叠结构的上部的宽度小于其下部的宽度；于堆叠结构与间隙壁上形成介电层；以及于堆叠结构之间的基底上分别形成多个接触插塞。

在本发明的一实施例中，在形成介电层之前，上述的存储元件的制造方法还包括：进行原位蒸气产生工艺，以于堆叠结构的侧壁上形成氧化物层，其中位于堆叠结构的上部的侧壁上的氧化物层的厚度小于位于堆叠结构的下部的侧壁上的氧化物层的厚度。

在本发明的一实施例中，形成上述的接触插塞的步骤包括以下步骤。于基底上形成第一导体材料，以填入堆叠结构之间的空间。将第一导体材料图案化为多个导体层。进行替代工艺，以将导体层替换为接触插塞。

在本发明的一实施例中，上述的替代工艺包括以下步骤。进行第二蚀刻工艺，移除导体层，以于堆叠结构之间分别形成多个接触窗开口，其中接触窗开口暴露出基底。于接触窗开口中填入第二导体材料，以形成多个接触插塞。

在本发明的一实施例中，上述的第一导体材料与第二导体材料不同。

基于上述，本实施例将间隙壁内嵌于堆叠结构中，再形成介电层以共形覆盖所述堆叠结构。在此情况下，间隙壁与介电层可形成双重保护，以增加对于堆叠结构的上部的保护，藉此提升栅极替代工艺时的工艺裕度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1K是沿着本发明一实施例的存储元件的制造流程的剖面示意图。