[发明专利]高速相位频率检测器

说明书

本申请涉及集成电路设计领域，公开了一种高速相位频率检测器。该高速相位频率检测器包括：两个高速脉冲锁存器，一个与非门以及可调延迟电路，采用高速脉冲锁存器替代传统的D触发器，通过采用带时钟和复位控制的高速脉冲锁存器，既实现了低传输延迟，同时也避免了传统锁存结构内部节点的竞争，因此，不仅能够提升相位频率检测器的速度，并且也节省了电路的功耗。

技术领域

本申请涉及集成电路设计领域，特别涉及一种高速相位频率检测器。

背景技术

传统的相位频率检测器(Phase Frequency Detector，简称“PFD”)如图1所示，主要组成部分包括：两个D触发器(DFF)、一个与非门以及延迟电路。两个D触发器分别被参考时钟信号(REF)和反馈时钟信号(FB)驱动。正常工作时，复位信号(RST)为高电位，当REF和FB中较晚的那个上升沿到来后，相位超前信号(UP)和相位滞后信号(DN)都变为高电位，RST变为低电位，则两个D触发器同时复位，UP和DN都变为低电位，RST重新置为高。在此过程中，复位信号RST从高变为低，然后再次变为高的延迟时间就是复位环路延迟，其决定了相位频率检测器可工作的最高频率。

图2示出了传统的DFF型相位频率检测器的复位环路，其复位环路路径(如图2箭头所示)，在延迟单元(DELAY)延迟为0ps的情况下，复位环路路径最短为3个与非门(NAND)、2个反相器(INV)和1个传输门。

相位频率检测器的最大工作频率由其复位环路延迟决定，传统的相位频率检测器由于采用了D触发器，复位环路延迟较大，从而限制了PFD的最大工作频率。

发明内容

本申请的目的在于提供一种高速相位频率检测器，其通过采用带时钟和复位控制的高速脉冲锁存器，既实现了低传输延迟，同时也避免了传统锁存结构内部节点的竞争，因此，不仅能够提升相位频率检测器的速度，并且也节省了电路的功耗。

为解决上述技术问题，本申请的实施方式公开了一种高速相位频率检测器，包括：第一高速脉冲锁存器、第二高速脉冲锁存器、与非门和第一延迟电路；

所述高速脉冲锁存器包括：脉冲产生电路、复位电路和输出锁存电路；

所述脉冲产生电路的输入端与时钟信号连接，所述脉冲产生电路的输出端与所述复位电路的第一输入端连接；

所述复位电路的第二输入端与复位信号连接，所述复位电路的输出端与所述输出锁存电路的输入端连接，所述输出锁存电路的输出端被配置为所述高速脉冲锁存器的输出端；

所述脉冲产生电路，被配置为当所述时钟信号上升沿到来时产生电源脉冲信号，所述电源脉冲信号使所述输出锁存电路的输入为低电平；

所述输出锁存电路，被配置为当所述时钟信号或所述复位信号无效时，保持所述输出锁存电路当前的输出状态；

所述复位电路，被配置将所述输出锁存电路的输入置为高电平；

所述第一高速脉冲锁存器的时钟信号为参考时钟信号，所述第一高速脉冲锁存器的输出端输出相位超前信号；所述第二高速脉冲锁存器的时钟信号为反馈时钟信号，所述第二高速脉冲锁存器的输出端输出相位滞后信号；所述与非门的第一输入端与所述第一高速脉冲锁存器的输出端连接，所述与非门的第二输入端与所述第二高速脉冲锁存器的输出端连接，所述与非门的输出端与所述第一延迟电路的输入端连接，所述第一延迟电路的输出端输出所述第一高速脉冲锁存器和所述第二高速脉冲锁存器的复位信号。

本申请的一种高速相位频率检测器通过采用高速脉冲锁存器替代传统D触发器，缩短了相位频率检测器的复位信号的复位环路延迟，提高了相位频率检测器电路的最大工作频率。

附图说明

图1是现有技术中一种传统的DFF型相位频率检测器的电路示意图；