[发明专利]分栅快闪存储器的形成方法及分栅快闪存储器在审
| 申请号: | 201910173460.7 | 申请日: | 2019-03-07 |
| 公开(公告)号: | CN109817529A | 公开(公告)日: | 2019-05-28 |
| 发明(设计)人: | 曹启鹏;王卉;陈宏;曹子贵 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
| 主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/788 |
| 代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 屈蘅 |
| 地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 分栅快闪 存储器 浮栅层 侧墙结构 补偿离子 共享字线 原始离子 电场 功能层 外侧墙 内置 势垒 衬底氧化层 存储器数据 结构运动 衬底 掺杂 制造 | ||
1.一种分栅快闪存储器的形成方法,其特征在于,包括以下步骤:
提供一衬底,所述衬底上形成有衬底氧化层及功能层,所述功能层包括依次形成于所述衬底氧化层上的浮栅层、ONO膜层、控制栅层及第一氮化硅层,其中,所述浮栅层中具有原始离子;
刻蚀所述功能层至所述衬底氧化层表面以形成第一沟槽;
在所述第一沟槽的侧壁上形成第一侧墙结构;
形成共享字线,所述共享字线填充所述第一沟槽;
刻蚀所述第一氮化硅层、所述控制栅层及所述ONO膜层至所述浮栅层表面;
自所述浮栅层露出的表面向所述浮栅层中掺杂补偿离子,以在所述原始离子与所述补偿离子的交界处形成电压势垒;
刻蚀所述浮栅层中露出的部分至所述衬底氧化层表面;以及
在所述衬底氧化层上形成第二侧墙结构,所述第二侧墙结构覆盖所述功能层的侧壁。
2.根据权利要求1所述的分栅快闪存储器的形成方法,其特征在于,往所述浮栅层中掺杂补偿离子的工艺为离子注入工艺。
3.根据权利要求2所述的分栅快闪存储器的形成方法,其特征在于,所述补偿离子的导电类型为P型,所述原始离子的导电类型为N型;或者,所述补偿离子的导电类型为N型,所述原始离子的导电类型为P型。
4.根据权利要求3所述的分栅快闪存储器的形成方法,其特征在于,所述离子注入工艺的工艺条件包括:采用的离子为硼离子,注入能量介于500eV至5000eV,注入剂量介于1*1015atom/cm2~5*1016atom/cm2,注入角度介于15°至60°。
5.根据权利要求3所述的分栅快闪存储器的形成方法,其特征在于,所述离子注入工艺的工艺条件包括:采用的离子为BF2+离子,注入能量介于500eV至5000eV,注入剂量介于1*1015atom/cm2~5*1016atom/cm2,注入角度介于15°至60°。
6.根据权利要求3所述的分栅快闪存储器的形成方法,其特征在于,所述离子注入工艺的工艺条件包括:采用的离子为铟离子,注入能量介于500eV至5000eV,注入剂量介于1*1015atom/cm2~5*1016atom/cm2,注入角度介于15°至60°。
7.根据权利要求1所述的分栅快闪存储器的形成方法,其特征在于,通过干法刻蚀工艺刻蚀所述控制栅层及所述ONO膜层至所述浮栅层表面。
8.根据权利要求1所述的分栅快闪存储器的形成方法,其特征在于,所述共享字线、所述控制栅层及所述浮栅层的材料均为多晶硅。
9.根据权利要求1所述的分栅快闪存储器的形成方法,其特征在于,所述衬底氧化层及所述功能层通过低压化学气相沉积的方式形成于所述衬底上。
10.根据权利要求1所述的分栅快闪存储器的形成方法,其特征在于,所述第一侧墙结构包括:依次覆盖在所述第一沟槽侧壁上的第一氧化硅层、第二氮化硅层及隧穿氧化层。
11.根据权利要求1所述的分栅快闪存储器的形成方法,其特征在于,所述第二侧墙结构包括依次覆盖在所述功能层侧壁的第二氧化硅层、第三氮化硅层和第三氧化硅层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





