[发明专利]一种多路时钟分发电路及电子设备

说明书

本申请实施例公开了一种多路时钟分发电路及电子设备，能够提高多路时钟中各路时钟的相位匹配度。该多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个时钟分发子电路的第一端均与电源连接，每个时钟分发子电路的第二端均与第一开关的第一端连接，第一开关的第二端接地；每个时钟分发子电路均包括：第二开关，第三开关以及电容；电容的第一端经第二开关与电源连接且经第三开关与第一开关的第一端连接，电容的第二端接地；电容的第一端用于作为多路时钟分发电路的输出端；第一开关的导通和断开由第一时钟信号控制，第二开关的导通和断开由第二时钟信号控制，第三开关的导通和断开由第三时钟信号控制。

技术领域

本发明涉及电路领域，特别涉及一种多路时钟分发电路及电子设备。

背景技术

在模数转换器或者锁相环中，常常需要将一路高速的时钟分发成多路低速的并行时钟。同时，针对这些并行的时钟，相邻时钟之间需要确保比较精确的相位关系。否则，对于时间交织的模数转换器来说，高频的输入信号，在相邻时钟之间相位不匹配的情况下，会在频谱中引入与时钟及信号相关的谐波，从而影响转换的精度。以往的时间交织模数转换器，常常由于精度或者速度上，尚不能达到某一程度，而使并行时钟的相位匹配问题并没有凸现。随着速度与精度的继续提高，并行时钟的相位匹配问题，显得愈来愈严重。

传统的多路时钟分发电路常常采用串联D触发器来实现，由于每一路时钟均经过了不同的D触发器和输出驱动，不同通路间时钟相位的不匹配一般会达到皮秒级。其中，引入较大的不匹配的主要原因是，时钟经过了一个逻辑门。该逻辑门输出跳变点直接由PMOS管和NMOS管的阈值电压决定。由于每一路阈值电压的不匹配将直接造成不同通路间时钟相位偏差较大，从而导致各路时钟的相位匹配度较低。

发明内容

本发明提供了一种多路时钟分发电路及电子设备，能够提高多路时钟中各路时钟的相位匹配度。

本发明第一方面提供了一种多路时钟分发电路，所述多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个时钟分发子电路的结构功能一致；每个所述时钟分发子电路的第一端均与所述电源连接，每个所述时钟分发子电路的第二端均与所述第一开关的第一端连接，即将每个时钟分发子电路并联于所述电源和所述第一开关之间；所述第一开关的第二端接地；

每个所述时钟分发子电路均包括：第二开关，第三开关以及电容；

所述电容的第一端经所述第二开关与所述电源连接且经所述第三开关与所述第一开关的第一端连接，即所述电容的第一端连接于所述第二开关与所述第三开关之间，所述电容的第二端接地；所述电容的第一端用于作为所述多路时钟分发电路的输出端；

所述第一开关的导通和断开由第一时钟信号控制，所述第二开关的导通和断开由第二时钟信号控制，所述第三开关的导通和断开由第三时钟信号控制。所述第一时钟信号、所述第二时钟信号和所述第三时钟信号可以为周期性方波信号。

对于本发明提供的所述多路时钟分发电路，其中，每个所述时钟分发子电路的输出端V_out的边沿直接由同源时钟给出。即每个所述时钟分发子电路的输出端V_out的下降沿均由所述第一时钟信号的上升沿决定。从而使每个所述时钟分发子电路的输出端V_out的下降沿保持同步，提高多路时钟中各路时钟的相位匹配度。

结合本发明的第一方面，在第一方面的第一种实现方式中，所述第一开关、所述第二开关和所述第三开关均为金属氧化物半导体MOS管。通过MOS管的特性以及MOS管的导通和断开功能实现本发明中各开关的功能。

结合本发明第一方面的第一种实现方式，在第一方面的第二种实现方式中，所述第二开关包括第一P沟道金属氧化物半导体PMOS管，所述第一开关包括第一N沟道金属氧化物半导体NMOS管，所述第三开关包括第二NMOS管；