[发明专利]一种多路时钟分发电路及电子设备

权利要求书

1.一种多路时钟分发电路，其特征在于，所述多路时钟分发电路用于将第一时钟信号分发成多路并行的输出时钟信号；所述多路时钟分发电路包括：

第一开关，以及至少两个时钟分发子电路；

其中，所述至少两个时钟分发子电路并联，并联后的所述至少两个时钟分发子电路的一端通过所述第一开关与电源耦合，并联后的所述至少两个时钟分发子电路的另一端与地耦合，或，并联后的所述至少两个时钟分发子电路的一端通过所述第一开关与所述地耦合，并联后的所述至少两个时钟分发子电路的另一端与所述电源耦合；

所述第一开关用于接收所述第一时钟信号；

所述至少两个时钟分发子电路分别用于基于所述第一时钟信号分发成所述多路并行的输出时钟信号。

2.根据权利要求1所述的多路时钟分发电路，其特征在于，所述多路并行的输出时钟信号的每一路的速度低于所述第一时钟信号的速度。

3.根据权利要求1所述的多路时钟分发电路，其特征在于，每个所述时钟分发子电路的第一端均与所述电源连接，每个所述时钟分发子电路的第二端均与所述第一开关的第一端连接，所述第一开关的第二端接地；

每个所述时钟分发子电路均包括：第二开关，第三开关；

所述第二开关的第一端与所述电源耦合，所述第二开关的第二端与所述第三开关的第一端，以及输出端相耦合，所述第三开关的第二端与所述第一开关的第一端连接；

所述第一开关的导通和断开由第一时钟信号控制，所述第二开关的导通和断开由第二时钟信号控制，所述第三开关的导通和断开由第三时钟信号控制。

4.根据权利要求3所述的多路时钟分发电路，其特征在于，每个所述时钟分发子电路还包括：电容，所述电容的第一端耦合至所述输出端，所述电容的第二端耦合接地。

5.根据权利要求4所述的多路时钟分发电路，其特征在于，所述第一开关、所述第二开关和所述第三开关均为金属氧化物半导体MOS管。

6.根据权利要求5所述的多路时钟分发电路，其特征在于，所述第二开关包括第一PMOS管，所述第一开关包括第一NMOS管，所述第三开关包括第二NMOS管；

所述第一PMOS管的源极与所述电源连接，所述第一PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与所述第一NMOS管的漏极连接，所述第一NMOS管的源极耦合接地；所述第一PMOS管的栅极、所述第一NMOS管的栅极以及所述第二NMOS管的栅极均外接控制信号产生电路，所述控制信号产生电路用于分别提供所述第一时钟信号，所述第二时钟信号以及所述第三时钟信号；

所述电容的第一端作为所述多路时钟分发电路的输出端与所述第一PMOS管的漏极和所述第二NMOS管的漏极连接。

7.根据权利要求3所述的多路时钟分发电路，其特征在于，所述第一开关、所述第二开关和所述第三开关均为三极管。

8.根据权利要求3所述的多路时钟分发电路，其特征在于，所述第一开关、所述第二开关和所述第三开关均为互补金属氧化物半导体CMOS传输门。

9.根据权利要求3至8任一项所述的多路时钟分发电路，其特征在于，所述第一开关在所述第一时钟信号为第一电平信号时导通，并在所述第一时钟信号为第二电平信号时断开；所述第二开关在所述第二时钟信号为第三电平信号时导通，并在所述第二时钟信号为第四电平信号时断开；所述第三开关在所述第三时钟信号为第五电平信号时导通，并在所述第三时钟信号为第六电平信号时断开。

10.根据权利要求9所述的多路时钟分发电路，其特征在于，在所述第二时钟信号为第一电平信号的起始时刻之后至所述第二时钟信号为第一电平信号的结束时刻之前，所述第一开关和所述第三开关不同时保持导通状态。