[发明专利]存储器件及其形成方法

说明书

本发明的实施例提供了存储器件及其形成方法。本发明的各个实施例针对用于减小线路负载的存储器布局。在一些实施例中，存储器件包括：位单元阵列、第一导线、第二导线和多个导电桥。第一和第二导线可以例如是源极线或一些其它的导线。位单元阵列包括多个行和多个列，并且多个列包括第一列和第二列。第一导线沿着第一列延伸并且电连接至第一列中的位单元。第二导线沿着第二列延伸并且电连接至第二列中的位单元。导电桥从第一导线延伸至第二导线并且将第一导线和第二导线电连接在一起。

技术领域

本发明的实施例总体涉及电子电路领域，更具体地，涉及存储器件及其形成方法。

背景技术

许多现代电子器件包括非易失性存储器。非易失性存储器是能够在断电的情况下存储数据的电子存储器。用于下一代非易失性存储器的一些有前景的候选者包括电阻式随机存取存储器(RRAM)。RRAM具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。

发明内容

根据本发明的一个方面，提供了一种存储器件，包括：位单元的阵列，包括多个行和多个列，其中，所述多个列包括第一列和第二列；第一导线，沿着所述第一列延伸，其中，所述第一导线电连接至所述阵列的所述第一列中的位单元；第二导线，沿着所述第二列延伸，其中，所述第二导线电连接至所述阵列的所述第二列中的位单元；以及多个导电桥，从所述第一导线延伸至所述第二导线，并且将所述第一导线和所述第二导线电连接在一起。

根据本发明的另一个方面，提供了一种用于形成存储器件的方法，所述方法包括：在衬底上形成存取器件的阵列，其中，所述存取器件的阵列包括多个行和多个列，并且其中，所述多个列以相邻列为一对来分组；在所述存取器件的阵列上方形成多条布线，其中，所述多条布线包括：多条源极线，包括第一源极线和第二源极线，其中，所述多条源极线的每条均专用于相邻列构成的一对，并且电连接至所述阵列的所述相邻列构成的一对中的存取器件；和多个桥部，在所述第一源极线和所述第二源极线之间延伸，并且将所述第一源极线和所述第二源极线电连接在一起；以及在所述多条布线上方形成存储器结构的阵列，其中，所述存储器结构分别通过所述多条布线电连接至所述存取器件。

根据本发明的又一个方面，提供了一种存储器件，包括：位单元的阵列，其中，所述阵列包括多个行和多个列，并且其中，所述多个列包括第一相邻列对和第二相邻列对；以及导电结构，电连接至所述阵列的所述第一相邻列对和所述第二相邻列对中的位单元，其中，所述导电结构具有梯形顶部布局，其中，所述梯形顶部布局的腿部分别沿着所述第一相邻列对和所述第二相邻列对伸长。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了具有用于减小线路负载的存储器件的一些实施例的框图。

图2A至图2H示出了具有不同的导电桥配置的图1的存储器件的各个实施例的框图。

图3A和图3B示出了图1和图2A至图2G的任何一个的存储器件中的位单元的各个实施例的框图。

图4A和图4B示出了分别具有图3A和图3B的位单元的图1的存储器件的各个实施例的框图。

图5A至图5C示出了图4B的存储器件部分的一些实施例的各个顶部布局。

图6示出了图5B的存储器件部分的一些可选实施例的顶部布局，其中，导电桥具有两行节距。

图7A至图7C示出了图5A至图5C的存储器件部分的一些实施例的各个截面图。

图8至图12示出了用于形成具有用于减小线路负载的布局的存储器件的方法的一些实施例的一系列截面图。

图13示出了图8至图12的一些实施例的流程图。

具体实施方式