[发明专利]一种并行的图计算加速器结构

权利要求书

1.一种并行的图计算加速器结构，其特征在于，包括：

存储器、预处理电路、控制电路、数据访问单元、调度器、混合粒度处理单元和结果产生单元；

其中，所述预处理电路，用于将待处理的邻接稀疏矩阵图数据转换成独立稀疏列压缩CSCI格式、以及CSCI中列标识副本存入所述存储器；

所述控制电路，用于接收所述预处理电路在存储器中存储完毕之后发送的转换就绪指示信号，根据主机发送的图计算应用类型控制所述数据访问单元、混合粒度处理单元、结果产生单元的操作，以及将主机发送的应用类型一的根顶点索引或应用类型二的源顶点索引发送所述数据访问单元；

所述数据访问单元，用于从所述存储器中读取所述CSCI的图数据和列标识，并根据所述根顶点索引、源顶点索引或结果产生单元传送的活跃顶点索引计算指定顶点在存储器中的物理地址以进行数据访问，以及将读取的数据传输到调度器；

所述调度器，用于将CISI中列标识指示的非零元素个数暂存，并根据所述混合粒度处理单元内处理元的状态信号，将暂存的数据分配到混合粒度处理单元内的处理元进行处理；

所述混合粒度处理单元，用于根据控制电路内的应用类型和结果产生单元的活跃顶点数据对调度器内暂存的数据进行并行处理，并将处理后的中间数据传输结果产生单元；

所述结果产生单元，用于根据控制电路内的应用类型对中间数据进行处理，以及将处理过程的活跃顶点索引发送数据访问单元，将处理后的最终结果存储；

其中，应用类型一是广度优先搜索应用BFS类型，应用类型二是单源最短路径应用SSSP类型。

2.根据权利要求1所述的图计算加速器结构，其特征在于，所述控制电路包括：主机接口组件和控制逻辑组件；

所述主机接口组件，用于接收主机发送的应用类型、应用类型一的根顶点索引和应用类型二的源顶点索引；

所述控制逻辑组件，用于接收所述预处理电路发送的转换就绪指示信号，将所述根顶点索引或源顶点索引发送所述数据访问单元，将应用类型发送混合粒度处理单元和结果产生单元，并启动图计算加速器内各模块开始工作。

3.根据权利要求1所述的图计算加速器结构，其特征在于，所述数据访问单元包括：用户逻辑组件、地址计算模块和列标识暂存器；

所述列标识暂存器，用于存储CSCI中图数据的列标识；

所述地址计算模块，用于根据所述控制电路发送的和结果产生单元输入的顶点索引，结合所述列标识暂存器中各列非零元素数据、每行存储数据的数目计算当前活跃顶点i对应数据在存储器中的物理地址；

所述用户逻辑组件，用于从所述存储器中读取所述列标识暂存在所述列标识暂存器中；根据所述地址计算模块计算的地址从所述存储器中读取相应的活跃顶点对应的数据，并向所述调度器发送读取的数据；

以及，再接收调度器发送的暂停读取信号后，停止从所述存储器中读取数据；

所述用户逻辑组件，还用于在所述调度器发送的暂停读取信号失效后再次读取数据。

4.根据权利要求1至3任一所述的图计算加速器结构，其特征在于，调度器包括：缓冲区分配模块、任务调度模块和双缓冲区模块；

缓冲区分配模块，用于分析从数据访问单元传送的列数据的列标识对应的数据对，并根据双缓冲区模块传送的缓冲区状态信息把该列标识对应的图数据发送给双缓冲区模块，当双缓冲区模块中所有缓冲区全部占用时，则向数据访问单元发送停止读取信号；

任务调度模块，用于根据混合粒度处理单元传送的处理元状态信号以及双缓冲区模块传送的缓冲区状态信息，把所有缓冲区中未调度数据送入空闲且计算容量满足要求的处理元进行处理；

双缓冲区模块包括：多组暂存容量不同的前后双缓冲区组成；

所述双缓冲区模块，用于在所有缓冲区状态置为“满”时，通知任务调度模块调度缓冲区缓存的图数据，数据调度完成的缓冲区状态置为“空”，并发送缓冲区状态至缓冲区分配模块。