[发明专利]一种实现DSP与ZYNQ之间高速数据传输的方法及系统

权利要求书

1.一种实现DSP与ZYNQ之间高速数据传输的方法，所述ZYNQ内部配置包括PS和PL，所述PS与DDR存储器相连；所述PL内部配置包括DMA单元和控制单元，所述PS与所述DMA单元相连；所述DMA单元与所述控制单元相连；

其特征在于，所述实现DSP与ZYNQ之间高速数据传输的方法包括：

在所述ZYNQ的PL内部配置第一FIFO单元和第二FIFO单元，并将所述第一FIFO单元和所述第二FIFO单元分别与所述控制单元相连；其中，所述第一FIFO单元用于所述ZYNQ写数据和所述DSP读数据，所述第二FIFO单元用于所述DSP写数据和所述ZYNQ读数据；

通过所述DSP提供EMIF接口，将所述EMIF接口与所述第一FIFO单元、所述第二FIFO单元分别相连；用于实现所述DSP与ZYNQ之间的数据交互；

所述ZYNQ向所述DSP传输数据包括以下步骤：

所述ZYNQ的PS启动PL的DMA单元，并设置数据搬移的地址和数量，所述DMA单元按照所述PS设置的参数将所述DDR存储器中的数据搬移至所述控制单元，所述控制单元将数据写入所述第一FIFO单元中；

所述DMA单元完成数据搬移时，所述PS产生中断信号，并通过所述ZYNQ的GPIO向所述DSP的中断控制器申请中断；

所述DSP响应中断，并通过所述EMIF接口从所述ZYNQ的第一FIFO单元读出数据；

所述DSP向所述ZYNQ传输数据包括以下步骤：

所述DSP通过所述EMIF接口将数据写入所述ZYNQ的第二FIFO单元；

所述DSP写完数据后，通过所述DSP的GPIO产生中断信号，向所述ZYNQ的中断控制器请求中断；

所述ZYNQ的PS响应中断，设置并启动PL的DMA单元，所述DMA单元通过所述控制单元读出所述第二FIFO单元中的数据并将数据写入到所述DDR存储器中，完成后通知所述PS，PS读出DDR存储器中的数据；

所述第一FIFO单元的写接口通过所述控制单元与所述DMA单元的读通道相连，将所述DDR存储器的数据写入所述第一FIFO单元中；

所述第二FIFO单元的读接口通过所述控制单元与所述DMA单元的写通道相连，将所述第二FIFO单元中的数据读出并搬移至所述DDR存储器；

所述DSP提供的EMIF接口数据线分别连接到所述第一FIFO单元的读接口和所述第二FIFO单元的写接口，所述EMIF接口的控制信号AOE、ARE、AWE、CE经过组合逻辑与所述第一FIFO单元和第二FIFO单元对应的信号相连，实现对所述ZYNQ的读写功能；所述ZYNQ内部可通过PS控制DMA单元实现对所述第一FIFO单元和第二FIFO单元的读写功能。

2.如权利要求1所述的实现DSP与ZYNQ之间高速数据传输的方法，其特征在于，所述方法还包括在所述DMA单元中配置读通道和写通道，其中读通道用于读出DDR存储器中的数据，写通道用于将数据写入DDR储存器中。

3.如权利要求2所述的实现DSP与ZYNQ之间高速数据传输的方法，其特征在于，所述方法还包括将PS配置为可控制所述DMA单元的读通道和写通道开始工作，并可设置所述DMA单元读写所述DDR存储器数据的地址和数量。

4.一种实现DSP与ZYNQ之间高速数据传输的系统，所述系统包括ZYNQ、DSP和DDR存储器；其中，所述ZYNQ内部配置包括PS和PL；所述DDR存储器与所述PS相连；所述PL内部配置包括DMA单元和控制单元；所述PS与所述DMA单元相连；所述DMA单元与所述控制单元相连；

其特征在于，所述PL内部配置还包括第一FIFO单元和第二FIFO单元；

所述第一FIFO单元和所述第二FIFO单元分别与所述控制单元相连；所述DSP包括EMIF接口，所述EMIF接口与所述第一FIFO单元、所述第二FIFO单元分别相连；用于实现所述DSP与ZYNQ之间的数据交互。