[发明专利]一种基于指令的DRAM控制器带宽效率检测方法

说明书

本发明公开一种基于指令的DRAM控制器带宽效率检测方法，本方法按照DRAM接口时序抓取主控制器与DRAM颗粒间的读写指令和时钟信号线，监测读写指令，从读写指令中抓取BC4读指令数、BC4写指令数、BL8读指令数、BL8写指令数，从时钟信号线中抓取检测时段内的DRAM时钟周期数，然后抓取的信息计算控制器的带宽效率。本发明能够自动的根据传输模式更准确的抓取传输数据个数，具有较好的监测效果。

技术领域

本发明涉及一种DRAM控制器带宽效率检测方法，具体的说，是一种基于指令的DRAM控制器带宽效率检测方法，属于存储器带宽效率检测领域。

背景技术

在数字前端研发过程中，现在的SOC很多都要在内部集成DRAM主控制器，作为代码和数据的主要缓存，DRAM的带宽利用效率往往是整个系统的性能关键。通常进行数字前端架构设计时，要进行系统的性能效率仿真，其中包括DRAM的带宽仿真；最早的传统仿真方法是dump仿真波形，在波形上人工观测DRAM的数据读写情况进而统计出DRAM的使用效率，耗时耗力；可以采用基于DRAM读写指令次数的统计方法估算带宽利用率，不过因为通常DRAM在使用时多设置成固定的突发长度（如BL8）故监测方法大多也都简化为指令数乘以固定突发长度（如BL8，即4拍），但作为被动的监测装置如monitor如果按照固定突发长度（BL8）监测在某些情况下会导致带宽利用率监测不准。

发明内容

本发明要解决的技术问题是提供一种基于指令的DRAM控制器带宽效率检测方法，能够自动的根据传输模式更准确的抓取传输数据个数，具有较好的监测效果。

为了解决所述技术问题，本发明采用的技术方案是：一种基于指令的DRAM控制器带宽效率检测方法，按照DRAM接口时序抓取主控制器与DRAM颗粒间的读写指令和时钟信号线，监测读写指令，从读写指令中抓取BC4读指令数、BC4写指令数、BL8读指令数、BL8写指令数，从时钟信号线中抓取检测时段内的DRAM时钟周期数，然后根据公式

计算控制器的带宽效率。

进一步的，监测读写指令逻辑简化成对CS、ACT、RAS、CAS四个信号的监测，然后通过A12信号区别BC4指令或者BL8指令，A12为0则为BC4指令，反之则为BL8指令。

进一步的，当CS=0、ACT=1、RAS=1、CAS=0，并且A12=0时，监测到的指令为一次针对BC4的读或写指令，此时在BC4读/写指令数基础上加2；当CS=0、ACT=1、RAS=1、CAS=0，并且A12=1时，监测到的指令为一次针对BL8的读或写指令，此时在BL8读/写指令数基础上加4。

进一步的，利用systemverilog或verilog语言做成的monitor抓取主控制器与DRAM颗粒间的读写指令和时钟信号线。

有益效果：本发明能够自动的根据传输模式更准确的抓取传输数据个数，在BC4和BL8（on the fly）混合传输时对于带宽效率的监测提升尤为明显；且该monitor更为通用，对任何符合DDR4协议标准的主控制器/DRAM颗粒工作在任何传输模式下都能准确抓取数据指令传输个数；不必像简化的monitor那样只能在固定传输模式下（如fixed BL8）才有较好的监测效果。

附图说明

图1为DDR4标准突发长度配置示意图；

图2为DDR4标准指令真值表；

图3为monitor的部分代码示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的说明。

实施例1