[发明专利]硅控整流器

说明书

本发明公开了一种硅控整流器，包含一P型基板、一N型掺杂井区、一第一P型条状重掺杂区、一第一N型条状重掺杂区与至少一N型重掺杂区。第一P型条状重掺杂区设于N型掺杂井区中，第一N型条状重掺杂区设于P型基板中，N型重掺杂区设于N型掺杂井区与P型基板中。N型重掺杂区并未设于第一P型条状重掺杂区与第一N型条状重掺杂区之间，使半导体基板的表面区域得以缩减。上述元件的导电型态亦可以改变。

技术领域

本发明涉及一种整流器，且特别关于一种能缩小半导体基板的表面面积的硅控整流器。

背景技术

受到静电放电(ESD)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对ESD冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC 61000-4-2标准的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器(TVS)是较为有效的解决方法，让ESD能量快速通过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。

TVS的工作原理如图1所示，在印刷电路板(PCB)上，瞬时电压抑制器10并联欲保护电路12，当ESD情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过瞬时电压抑制器10得以释放。硅控整流装置展现了强健的静电放电耐受度与每单位面积的电流释放能力。硅控整流装置广泛地作为静电放电保护的芯片上(on-chip)结构。当此芯片上结构整合于一低操作电源的集成电路装置中时，硅控整流装置的高处发电压面对应用上范围的限制。因此，某些进阶式技术，例如齐纳二极管触发式硅控整流器被提出以加强静电放电效能。然而，传统的齐纳二极管触发式硅控整流器占有大面积的硅，亦面对每单位面积的较低电流释放能力的问题。

因此，本发明针对上述的困扰，提出一种硅控整流器，以解决现有技术所产生的问题。

发明内容

本发明的主要目的，在于提供一种硅控整流器，其将至少一N型重掺杂区或至少一P型重掺杂区设于第一P型条状重掺杂区与第一N型条状重掺杂区的外侧，以降低半导体基板的表面面积，并提升静电放电效能。

为达上述目的，本发明提供一种硅控整流器，其包含一P型基板、一N型掺杂井区、一第一P型条状重掺杂区、一第一N型条状重掺杂区、一第二P型条状重掺杂区与至少一N型重掺杂区。N型掺杂井区设于P型基板中，第一P型条状重掺杂区设于N型掺杂井区中，第一N型条状重掺杂区设于P型基板中，N型重掺杂区设于P型基板与N型掺杂井区中。第一N型条状重掺杂区平行第一P型条状重掺杂区，第二P型条状重掺杂区平行第一N型条状重掺杂区。N型重掺杂区位于第一P型条状重掺杂区与第一N型条状重掺杂区的外侧，N型重掺杂区靠近第一P型条状重掺杂区，而非靠近第一N型条状重掺杂区，N型重掺杂区并未位于第一P型条状重掺杂区与第一N型条状重掺杂区之间。第一P型条状重掺杂区电性连接一阳极，第一N型条状重掺杂区与第二P型条状重掺杂区电性连接一阴极。

在本发明的一实施例中，N型重掺杂区的数量为2。

在本发明的一实施例中，第二P型条状重掺杂区接触第一N型条状重掺杂区。

在本发明的一实施例中，硅控整流器更包含一第二N型条状重掺杂区，其电性连接阳极，且设于N型掺杂井区，并平行第一P型条状重掺杂区，N型重掺杂区靠近第二N型条状重掺杂区，而非第一N型条状重掺杂区。

在本发明的一实施例中，第一P型条状重掺杂区接触第二N型条状重掺杂区。

在本发明的一实施例中，硅控整流器更包含至少一P型重掺杂区，其设于P型基板中，并接触至少一N型重掺杂区，至少一N型重掺杂区位于至少一P型重掺杂区与第一P型条状重掺杂区之间。