[发明专利]改善半导体器件良率的方法

说明书

本发明提供了一种改善半导体器件良率的方法，提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；在所述层间介电层的表面以及所述浅沟槽隔离的表面形成掩膜层；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。本发明提供的改善半导体器件良率的方法最终使得在所述衬底的边缘区域剩余浅沟槽隔离的高度和所述衬底的中心区域剩余浅沟槽隔离的高度都达到标准，避免了半导体器件失效，改善了半导体器件的良率。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种改善半导体器件良率的方法。

背景技术

在目前的半导体产业中，存储器件在集成电路产品中占了相当大的比例。存储器中的快闪存储器的发展尤为迅速。其存储单元是在传统的MOS晶体管结构基础上，增加了一个浮栅(Floating Gate，FG)和一层隧穿氧化层(Tunnel Oxide)，并利用浮栅来存储电荷，实现存储内容的非挥发性，而存储单元与存储单元之间需要浅沟槽隔离(STI，ShallowTrench Isolation)结构进行电隔离。

快闪存储器分为两种类型：叠栅(stackgate)器件和分栅(splitgate)器件，叠栅器件具有浮栅和控制栅，控制栅位于浮栅上方。分栅器件在浮栅的一侧形成作为擦除栅极的字线，字线作为控制栅。

在形成共字线分栅快闪存储器中的浅沟槽隔离时，需要通过刻蚀来调节浅沟槽隔离的高度。而浅沟槽隔离的高度会影响控制栅和浮栅之间的耦合比和电池性能漂移。若刻蚀的浅沟槽隔离过少，使得所述浅沟槽隔离的高度大于了标准高度，可能会降低控制栅与浮栅之间的耦合比。若刻蚀的浅沟槽隔离过多，使得浅沟槽隔离的高度过低，则可能降低闪存位线的击穿电压。上述情况都会导致半导体器件的良率下降。因此需要使浅沟槽隔离的高度在一个合适的范围内。

发明内容

本发明的目的在于提供一种改善半导体器件良率的方法，以解决现有技术中在调节快闪存储器中浅沟槽隔离的高度时，浅沟槽隔离高度过高或过低而引起的半导体器件的良率下降的问题。

为了达到上述目的，本发明提供了一种改善半导体器件良率的方法，包括以下步骤：

提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；所述衬底、介电层、浮栅层以及层间介质层中形成有浅沟槽隔离，所述浅沟槽隔离的表面与所述层间介质层的表面齐平；

在所述层间介电层的表面以及所述浅沟槽隔离的表面形成掩膜层；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及

依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。

可选的，所述边缘区域包括所述衬底中距离所述衬底外边界的距离为20～30mm的区域；所述中心区域包括所述衬底中距离所述衬底中心的距离为70～80mm的区域可选的，采用高密度等离子体气相沉积的方法形成所述掩膜层。

可选的，在高密度等离子体反应室内进行所述高密度等离子体气相沉积；通过向高密度等离子体反应室内提供气体混合物以形成所述掩膜层。

可选的，所述高密度等离子体反应室包括多个气体输入口，所述气体输入口的位置与所述中心区域或所述边缘区域的位置对应。

可选的，通过对应所述中心区域的所述气体输入口向所述中心区域提供所述气体混合物；通过对应所述边缘区域的所述气体输入口向所述边缘区域提供所述气体混合物。

可选的，通过控制所述中心区域处的所述气体混合物供给量调节所述中心区域形成的掩膜层厚度。

可选的，通过控制所述边缘区域处的所述气体混合物供给量调节所述衬底的边缘区域形成的掩膜层厚度。