[发明专利]钨膜的成膜方法和成膜系统

说明书

本发明提供一种钨膜的成膜方法和成膜系统。在薄膜化了的情况下也谋求钨膜的低电阻化。一种钨膜的成膜方法，将在表面形成有TiN膜的基板配置于处理容器内，在减压气氛下对基板进行加热，同时在基板的表面对钨膜进行成膜，其中，该钨膜的成膜方法具有在基板对含铝材料的第1膜进行成膜的工序和在第1膜之上对钨膜进行成膜的工序。

技术领域

本发明的各种方面和实施方式涉及钨膜的成膜方法和成膜系统。

背景技术

在制造LSI之际，钨被广泛应用于与MOSFET栅极、源极、漏极之间的触点、存储器的字线等。在多层配线工序中主要使用铜配线。不过，铜的耐热性欠佳，另外，易于扩散。因此，在要求耐热性的部分、在担心由铜的扩散导致的电特性的劣化的部分等使用钨。

钨的成膜处理以前使用了物理蒸镀(PVD)法。不过，PVD法难以应对要求较高的包覆率(阶梯覆盖率)的部分。因此，钨的成膜处理使用阶梯覆盖率良好的化学蒸镀(CVD)法。

在利用CVD法对钨膜进行成膜之际，出于与硅层之间的密合性、反应抑制的观点考虑，使用了如下方法：在硅层之上形成TiN膜来作为阻挡层，在TiN膜之上对钨膜进行成膜(例如专利文献1)。另外，在上述专利文献1中，在基于上述反应的钨膜的主成膜之前，以钨易于均匀地成膜的方式进行核生成(Nucleation：成核)工序。

现有技术文献

专利文献

专利文献1：日本特开2013-213274号公报

发明内容

发明要解决的问题

然而，通过核生成工序生成的钨的膜(以下，也称为“Nucleation膜”)成为高电阻。因此，在使钨膜整体薄膜化的情况下，由于Nucleation膜部分的影响，钨膜成为高电阻。

LSI的配线被微细化，要求配线的低电阻化。在例如3D NAND闪存等三维层叠半导体存储器中，钨膜被成膜为字线，但由于微细化，要求钨膜的进一步的低电阻化。

用于解决问题的方案

所公开的钨膜的成膜方法在1个实施形态中是如下钨膜的成膜方法：将在表面形成有TiN膜的基板配置于处理容器内，在减压气氛下对所述基板进行加热，同时在基板的表面对钨膜进行成膜，其中，该钨膜的成膜方法具有在基板对含铝材料的第1膜进行成膜的工序和在第1膜之上对钨膜进行成膜的工序。

发明的效果

根据所公开的钨膜的成膜方法的1个实施方式，在薄膜化了的情况下，也能够谋求钨膜的低电阻化。

附图说明

图1是表示实施方式的成膜系统的整体的概略结构的一个例子的图。

图2是实施方式的第1成膜装置的概略剖视图。

图3是实施方式的第2成膜装置的概略剖视图。

图4是表示实施方式的成膜方法的各工序的流程的流程图。

图5是示意性地表示实施方式的成膜方法的各工序中的晶圆的状态的剖视图。

图6是表示实施方式的对AlN膜进行成膜之际的气体供给序列的图。

图7是表示实施方式的对钨膜进行成膜之际的气体供给序列的图。

图8是表示本实施方式的晶圆的层结构的一个例子的图。

图9是表示比较例的晶圆的层结构的一个例子的图。