[发明专利]用于介电层的应力调制

说明书

一种方法包括分别蚀刻伪栅极堆叠件的第一部分和第二部分以形成第一开口和第二开口，以及沉积氮化硅层以填充第一开口和第二开口。沉积氮化硅层包括从使用氢自由基处理第一氮化硅层、注入第一氮化硅层及它们的组合中选择的第一工艺。该方法还包括蚀刻伪栅极堆叠件的第三部分以形成沟槽，蚀刻位于第三部分下方的半导体鳍以将沟槽向下延伸到半导体衬底的位于伪栅极堆叠件下面的主体部分中，以及将第二氮化硅层沉积到沟槽中。本发明的实施例还涉及用于介电层的应力调制。

技术领域

本发明的实施例涉及用于介电层的应力调制。

背景技术

在集成电路的形成中，形成多层不同的材料。可以在后续工艺中去除这些层，或者这些层可以留在最终结构中。这些层通常具有不期望的应力，这会在所得到的器件中引起问题。例如，应力可能导致某些部件的位置偏移，并且还可能导致某些器件的电特性漂移。

发明内容

本发明的实施例提供了一种形成半导体结构的方法，包括：分别蚀刻伪栅极堆叠件的第一部分和第二部分以形成第一开口和第二开口；沉积第一氮化硅层以填充所述第一开口和所述第二开口，其中，沉积所述第一氮化硅层包括从使用氢自由基处理所述第一氮化硅层、注入所述第一氮化硅层及它们的组合中选择的第一工艺；蚀刻所述伪栅极堆叠件的第三部分以形成沟槽；蚀刻位于所述第三部分下方的半导体鳍，以将所述沟槽向下延伸到半导体衬底的位于所述伪栅极堆叠件下方的主体部分中；以及将第二氮化硅层沉积到所述沟槽中。

本发明的另一实施例提供了一种形成半导体结构的方法，包括：在位于晶圆中的半导体鳍上形成伪栅极堆叠件，其中，所述半导体鳍比位于所述半导体鳍的相对侧上的隔离区突出得更高；蚀刻所述伪栅极堆叠件以形成开口；以及在工艺室中，使用原子层沉积(ALD)用氮化硅层填充所述开口，其中，所述原子层沉积包括第一多个原子层沉积循环，每个循环包括：将含硅前体引入到所述工艺室中；净化所述工艺室中的所述含硅前体；将氢自由基引入到所述工艺室中；净化所述工艺室中的所述氢自由基；将含氮前体引入到所述工艺室中；以及净化所述工艺室中的所述含氮前体。

本发明的又一实施例提供了一种半导体结构，包括：管芯，包括：半导体衬底；第一区，具有第一扩散边缘上的连续多晶硅(CPODE)密度，其中，所述第一区包括第一扩散边缘上的连续多晶硅区，并且所述第一区是隔离扩散边缘上的连续多晶硅区；第二区，具有第二扩散边缘上的连续多晶硅密度，其中，所述第二区包括第二扩散边缘上的连续多晶硅区，并且所述第二区是密集扩散边缘上的连续多晶硅区，其中，所述第二扩散边缘上的连续多晶硅密度大于所述第一扩散边缘上的连续多晶硅密度；第一半导体鳍，位于所述第一区中；第一介电插塞，延伸到所述第一半导体鳍中，以将所述第一半导体鳍分成第一部分和第二部分；第二半导体鳍，位于所述第二区中；以及第二介电插塞，延伸到所述第二半导体鳍中以将所述第二半导体鳍分成第三部分和第四部分，其中，所述第一区中的原子具有第一平均距离，并且所述第二区中的原子具有第二平均距离，以及所述第一平均距离等于所述第二平均距离。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1至图4、图5A、图5B、图6A至图6D、图7A、图7B、图8、图9A、图9B、图10、图11A、图11B、图12A至图12D和图13示出根据一些实施例的形成包括氮化硅层的鳍式场效应晶体管(FinFET)的中间阶段的截面图、立体图和顶视图。

图14和图15示出根据一些实施例的形成氮化硅层的原子层沉积(ALD)循环。

图16和图17示出根据一些实施例的使用应变氮化硅层形成位错的中间阶段的截面图。

图18示出根据一些实施例的形成FinFET的工艺流程。

具体实施方式