[发明专利]半导体电路以及控制电路在审
| 申请号: | 201910018752.3 | 申请日: | 2019-01-09 |
| 公开(公告)号: | CN110931551A | 公开(公告)日: | 2020-03-27 |
| 发明(设计)人: | 岩鍜治阳子;末代知子;诹访刚史 | 申请(专利权)人: | 株式会社东芝;东芝电子元件及存储装置株式会社 |
| 主分类号: | H01L29/423 | 分类号: | H01L29/423;H01L29/739;H03K17/567 |
| 代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 牛玉婷 |
| 地址: | 日本*** | 国省代码: | 暂无信息 |
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| 摘要: | |||
| 搜索关键词: | 半导体 电路 以及 控制电路 | ||
实施方式的半导体电路具有半导体装置与其控制电路。半导体装置包括具有第一面与第二面的半导体层、第一导电型的第一半导体区域与第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、在半导体层之中与第一栅极绝缘膜接触且与第二栅极绝缘膜分离的第二导电型的第四半导体区域、第一电极、第二电极、与第一栅极电极电连接的第一栅极电极焊盘、以及与第二栅极电极电连接的第二栅极电极焊盘。控制电路在使第一栅极电压从接通电压变化为关断电压之前,使第二栅极电压从第一电压变化为第二电压,第二电压是负电压。
相关申请
本申请享受以日本专利申请2018-175440号(申请日:2018年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体电路以及控制电路。
背景技术
作为电力用的半导体装置的一个例子,具有IGBT(Insulated Gate BipolarTransistor,绝缘栅双极型晶体管)。IGBT例如在集电极电极上设置有p型的集电极区域、n型的漂移区域、p型的基极区域。而且,在贯通p型的基极区域并到达n型的漂移区域的沟槽内,将栅极绝缘膜夹在之间地设置栅极电极。而且,在p型的基极区域表面的与沟槽邻接的区域,设置有与发射极电极连接的n型的发射极区域。
在IGBT中,通过对栅极电极施加阈值电压以上的正电压,在p型的基极区域形成沟道。而且,在从n型的发射极区域向n型的漂移区域注入电子的同时,从集电极区域向n型的漂移区域注入空穴。由此,在集电极电极与发射极电极间流过以电子与空穴为载流子的电流。
为了减少IGBT的导通电阻,较为有效的是,增大导通状态的n型的漂移区域的载流子浓度。另一方面,在IGBT关断时,若n型的漂移区域的载流子的排出变慢,则关断时间变长,开关损失增大。作为同时实现导通电阻的减少和开关损失的减少的方法,提出了双栅极驱动。双栅极驱动是如下技术,将栅极的驱动系统设为两个系统,通过改变两个栅极的驱动定时,缩短IGBT的开关时间并使开关损失减少。因此,能够同时实现导通电阻的减少和开关损失的减少。
发明内容
实施方式提供一种能够减少开关损失的半导体电路以及控制电路。
第一实施方式的半导体电路具有半导体装置与其控制电路。半导体装置具备:半导体层,具有第一面和与第一面对置的第二面;设于半导体层之中的第一导电型的第一半导体区域;在半导体层之中设于第一半导体区域与第一面之间的第二导电型的第二半导体区域;在半导体层之中设于第二半导体区域与第一面之间的第一导电型的第三半导体区域;贯通第三半导体区域并到达第二半导体区域的第一沟槽;设于第一沟槽之中的第一栅极电极;设于第一栅极电极与半导体层之间的第一栅极绝缘膜;贯通第三半导体区域并到达第二半导体区域的第二沟槽;设于第二沟槽之中的第二栅极电极;设于第二栅极电极与半导体层之间的第二栅极绝缘膜;第二导电型的第四半导体区域,在半导体层之中设于第三半导体区域与第一面之间,与第一栅极绝缘膜相接,并与第二栅极绝缘膜分离;设于半导体层的第一面侧并与第四半导体区域电连接的第一电极;设于半导体层的第二面侧并与第一半导体区域电连接的第二电极;第一栅极电极焊盘,设于半导体层的第一面侧,与第一栅极电极电连接,被施加第一栅极电压;以及第二栅极电极焊盘,设于半导体层的第一面侧,与第二栅极电极电连接,被施加第二栅极电压。控制电路在使第一栅极电压从接通电压变化为关断电压之前,使第二栅极电压从第一电压变化为第二电压,第二电压是负电压。
附图说明
图1是第一实施方式的半导体装置的示意图。
图2是第一实施方式的半导体装置的一部分的示意性剖面图。
图3是第一实施方式的半导体装置的一部分的示意性俯视图。
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