[发明专利]半导体电路以及控制电路在审
| 申请号： | 201910018752.3 | 申请日： | 2019-01-09 |
| 公开（公告）号： | CN110931551A | 公开（公告）日： | 2020-03-27 |
| 发明（设计）人： | 岩鍜治阳子;末代知子;诹访刚史 | 申请（专利权）人： | 株式会社东芝;东芝电子元件及存储装置株式会社 |
| 主分类号： | H01L29/423 | 分类号： | H01L29/423;H01L29/739;H03K17/567 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 牛玉婷 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 半导体 电路 以及 控制电路 | ||
1.一种半导体电路，具有半导体装置和驱动所述半导体装置的控制电路，所述半导体装置具备：
半导体层，具有第一面和与所述第一面对置的第二面，并且所述半导体层具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；
第一沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第一栅极电极，设于所述第一沟槽之中；
第一栅极绝缘膜，设于所述第一栅极电极与第四半导体区域之间、所述第一栅极电极与所述第三半导体区域之间、所述第一栅极电极与所述第二半导体区域之间；
第二沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第二栅极电极，设于所述第二沟槽之中；
第二栅极绝缘膜，设于所述第二栅极电极与所述第三半导体区域之间、所述第二栅极电极与所述第二半导体区域之间；以及
第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，与所述第一栅极绝缘膜接触且与所述第二栅极绝缘膜分离；
第一电极，设于所述半导体层的所述第一面侧，与所述第四半导体区域电连接；
第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；
第一栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第一栅极电极电连接，被施加第一栅极电压；以及
第二栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第二栅极电极电连接，被施加第二栅极电压，
所述控制电路在使所述第一栅极电压从接通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，所述第二电压为负电压。
2.根据权利要求1所述的半导体电路，其中，
还具备第二导电型的第五半导体区域，该第二导电型的第五半导体区域在所述半导体层之中设于所述第二半导体区域与所述第三半导体区域之间，且与所述第二半导体区域相比，第二导电型杂质浓度更高。
3.根据权利要求2所述的半导体电路，其中，
还具备在所述半导体层之中设于所述第二半导体区域与所述第五半导体区域之间的第一导电型的第六半导体区域。
4.根据权利要求1所述的半导体电路，其中，
所述第二栅极电极焊盘被施加所述第二电压，从而在与所述第二栅极绝缘膜接触的所述第二半导体区域形成反型层。
5.根据权利要求2所述的半导体电路，其中，
所述第二栅极电极焊盘被施加所述第二电压，从而在与所述第二栅极绝缘膜接触的所述第五半导体区域形成反型层。
6.根据权利要求1所述的半导体电路，其中，
所述第一导电型是p型，所述第一电压是正电压。
7.根据权利要求1所述的半导体电路，其中，
从使所述第二栅极电压从所述第一电压变化为所述第二电压起到使所述第一栅极电压从接通电压变化为关断电压为止的时间间隔是0.1微秒以上且4微秒以下。
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