[发明专利]一种测试结构、半导体器件

说明书

本申请公开了一种测试结构以及包含该测试结构的半导体器件。该测试结构包括：衬底、测试栅极、介电材料层。衬底上具有隔离结构，测试栅极位于隔离结构之上。介电材料层覆盖衬底和测试栅极，介电材料层内设置有第一测试端和第二测试端。如此，在该测试结构的测试栅极的侧面形成有介电材料层。当向位于介电材料层内的第一测试端和第二测试端施加测试信号后，由于测试栅极位于隔离结构之上，而且在隔离结构内部不会出现漏电流，如此，可以测量出测试栅极侧面的介电材料层的可靠性。

技术领域

本申请涉及半导体技术领域，尤其涉及一种测试结构以及包含该测试结构的半导体器件。

背景技术

CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)是指制造大规模集成电路芯片用的一种技术。其是以NMOS晶体管和PMOS晶体管互补形成的结构。

在集成电路制造中，CMOS晶体管是芯片最基本的单元，扮演着重要的作用，其质量优劣决定了芯片的性能。

目前，对CMOS晶体管各方面的性能、可靠性测试已经相当完善。但是，对构成CMOS晶体管的晶体管的栅极侧面的介电材料的性能、可靠性测试的关注较少，该部分的性能和可靠性测试被忽略，这是因为栅极侧面的介电材料的厚度和承受的应力是整个CMOS晶体管中最不容易出现问题的。

然而，一旦栅极侧面的介电材料这部分出现问题，将导致CMOS晶体管的可靠性分析难以进行。

发明内容

有鉴于此，本申请的第一方面提供了一种测试结构，以实现对栅极侧面介电材料的可靠性测试。

基于本申请的第一方面，本申请的第二方面提供了一种包含该测试结构的半导体器件。

为了解决上述技术问题，本申请采用了如下技术方案：

本申请的第一方面提供了一种测试结构，用于测量CMOS晶体管的栅极侧面的介电材料的可靠性，其包括：

衬底，具有隔离结构；

测试栅极，位于所述隔离结构之上；

覆盖所述衬底以及测试栅极的介电材料层；

位于所述介电材料层内的第一测试端和第二测试端；

所述第一测试端位于所述测试栅极之上并与所述测试栅极电连接；

所述第二测试端位于所述测试栅极周围的所述隔离结构之上，且一端与所述隔离结构接触。

可选地，所述第一测试端包括：第一导电插塞和第一金属互连线，

所述第一导电插塞位于所述测试栅极之上，并且所述第一导电插塞的一端与所述测试栅极电连接，所述第一导电插塞的另一端与所述第一金属互连线电连接；

和/或，

所述第二测试端包括：第二导电插塞、第二金属互连线和测试垫，

所述第二导电插塞位于所述测试栅极周围，并且所述第二导电插塞的一端与所述隔离结构接触连接，所述第二导电插塞的另一端与所述第二金属互连线的一端电连接；所述测试垫与所述第二金属互连线的另一端电连接。

可选地，所述第一金属互连线与第二金属互连线之间的距离大于所述CMOS晶体管的栅极与源/漏极之间的距离。

可选地，所述第一金属互连线与第二金属互连线之间的距离大于所述CMOS晶体管的栅极与源/漏极之间的距离的2倍。

可选地，所述第二导电插塞在所述测试栅极的长度方向上位于所述测试栅极的一侧；和/或，所述第二导电插塞在所述测试栅极的宽度方向上位于所述测试栅极的一侧。