[发明专利]电子设备、三维存储器及其制作方法

说明书

本发明提供了一种电子设备、三维存储器及其制作方法，该三维存储器包括衬底、蚀刻阻挡层、和多层堆叠对，所述三维存储器具有存储区和外围区，所述存储区的所述衬底上设置有所述多层堆叠对，所述外围区的所述衬底用于与外围接触件连接，所述外围区的所述衬底上设置有所述蚀刻阻挡层，所述蚀刻阻挡层用于阻挡所述衬底被蚀刻。通过设置蚀刻阻挡层，使得在蚀刻多层堆叠对时，蚀刻的液体或者气体被蚀刻阻挡层阻挡，不会蚀刻到外围区的衬底上，从而不会导致衬底表面的氢离子的浓度降低，不会影响外围接触件与衬底的P/N阱结构之间的接触电阻。

技术领域

本发明属于半导体技术领域，尤其涉及一种电子设备、三维存储器及其制作方法。

背景技术

随着半导体技术的发展，例如非易失性存储器中的NAND存储器，需要增加存储容量，以满足大量的存储要求。NAND存储器外观尺寸通常为2.5英寸，在物理尺寸无法增大的情况下，要增加存储容量，业内提出了采用增加单位面积存储密度的方法实现。增加存储密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器。随着集成度的越来越高，三维存储器已经从32层发展到64层，甚至更高的层数。

以64层为例，64层三维存储器的台阶结构运用5张不同尺寸的掩膜版(Mask)依次移动进行曝光显影刻蚀得到。刻蚀最下几层的存储结构时通常是采用刻蚀时间进行控制，由于反应程度的不同，可能会刻蚀掉部分衬底，使得衬底上形成沟槽结构。由于衬底在制作时有掺入氢离子(H)，且氢离子在衬底表面上是分层分布的，表面的氢离子浓度高，而越往内浓度越低。由于刻蚀工序将衬底表面移除了一部分，导致衬底表面的浓度降低，影响后续制作的外围接触件(periphery contact，PC)与在衬底上制作的P/N阱(P/N Well)结构之间的接触电阻。

发明内容

本发明的目的是提供一种电子设备、三维存储器及其制作方法，避免衬底表面的氢离子的浓度降低而影响外围接触件与衬底的P/N阱结构之间的接触电阻。

为实现本发明的目的，本发明提供了如下的技术方案：

第一方面，本发明提供了一种三维存储器，包括衬底、蚀刻阻挡层、和多层堆叠对，所述三维存储器具有存储区和外围区，所述存储区的所述衬底上设置有所述多层堆叠对，所述外围区的所述衬底用于与外围接触件连接，所述外围区的所述衬底上设置有所述蚀刻阻挡层，所述蚀刻阻挡层用于阻挡所述衬底被蚀刻。

其中，所述衬底具有成型表面，所述成型表面上层叠有第一栅极层，所述第一栅极层设置于所述外围区和所述存储区，所述蚀刻阻挡层层叠在所述第一栅极层上，并设置于所述外围区和所述存储区，所述多层堆叠对层叠在所述蚀刻阻挡层上。

其中，所述多层堆叠对沿第一方向依次缩进形成台阶结构，所述第一方向平行于所述衬底的所述成型表面；所述蚀刻阻挡层和所述台阶结构上覆盖有氧化覆盖层。

其中，所述外围区还设有隔离结构，所述隔离结构沿第二方向贯穿所述第一栅极层，所述隔离结构远离所述多层堆叠对的一侧设有至少部分隔离层，所述隔离层与所述第一栅极层同层，其中，所述第二方向平行于所述衬底的所述成型表面并且与所述第一方向相交。

其中，所述隔离结构还贯穿所述氧化覆盖层和所述蚀刻阻挡层。

其中，所述三维存储器还包括阵列共源极，所述阵列共源极沿所述第一方向延伸，所述阵列共源极与所述隔离结构连接且与所述隔离结构的结构相同。

其中，包括沟道和虚拟沟道，所述沟道和所述虚拟沟道贯穿所述多个堆叠对，所述隔离结构与所述沟道或所述虚拟沟道在所述第一方向上的横截面的结构相同。

第二方面，本发明实施例提供了一种电子设备，包括处理器和第一方面各种实施例中任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。