[发明专利]半导体结构及其形成方法

说明书

本发明涉及一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底；刻蚀所述基底形成第一图形，所述第一图形具有第一关键尺寸；在所述第一图形内形成第一填充层，所述第一填充层表面低于所述基底表面，填充所述第一图形下部；形成覆盖所述第一填充层上方的第一图形侧壁的调整层，调整层之间形成第二图形，所述第二图形底部暴露出部分第一填充层，所述第二图形具有第二关键尺寸，所述第二关键尺寸小于第一关键尺寸；在所述第二图形内填充第二填充层。上述方法有利于降低形成超细孔的尺寸的难度和成本，提高可靠性。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

3D NAND存储器中，形成有贯穿堆叠层的沟道柱结构，需要在所述沟道柱结构顶部形成导电插塞，将沟道柱结构电连接出去。由于需要通过较小尺寸，例如39nm的位线通过导电插塞连通所述沟道柱结构，导致连接所述沟道柱结构与位线的导电插塞需要超细孔，顶部关键尺寸约26nm，否则，位线容易与相邻的插塞之间发生断路等问题。而形成小尺寸和超高的深宽比的导电插塞对光照对准、刻蚀和填充都带来了很大的挑战。

目前的工艺的解决方法是将导电插塞的图形拆解为两张光罩，先形成一较大尺寸的底部插塞，再在底部插塞顶部形成小尺寸的插塞，以降低单次刻蚀和填充的深宽比，成本增加的同时，还是存在光刻对准的问题，小尺寸的刻蚀依旧是非常困难。

如何解决上述问题，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种半导体结构及其形成方法，有利于降低形成超细孔的尺寸的难度和成本，提高可靠性。

本发明提供一种半导体结构的形成方法，包括：提供基底；刻蚀所述基底形成第一图形，所述第一图形具有第一关键尺寸；在所述第一图形内形成第一填充层，所述第一填充层表面低于所述基底表面，填充所述第一图形下部；形成覆盖所述第一填充层上方的第一图形侧壁的调整层，调整层之间形成第二图形，所述第二图形底部暴露出部分第一填充层，所述第二图形具有第二关键尺寸，所述第二关键尺寸小于第一关键尺寸；在所述第二图形内填充第二填充层。

可选的，所述基底包括：衬底；形成在衬底上的堆叠层和贯穿堆叠层的沟道柱结构；形成在堆叠层表面的介电层；所述第一图形贯穿所述介电层，暴露出沟道柱结构表面。

可选的，所述第一图形与沟道柱结构具有相同的第一关键尺寸。

可选的，所述沟道柱结构包括：贯穿堆叠层至衬底的沟道孔，位于沟道孔底部衬底表面的半导体外延层，覆盖沟道孔侧壁的功能侧墙，覆盖所述功能侧墙以及半导体外延层的沟道层以及填充沟道孔的沟道介质层。

可选的，所述调整层还覆盖介电层上表面。

可选的，所述第一填充层和第二填充层为导电材料。

可选的，所述第一图形和第二图形均为孔状图形。

可选的，所述调整层的形成方法包括：形成覆盖所述第一填充层表面、第一图形侧壁表面以及基底表面的调整材料层；沿垂直所述基底表面的方向，采用无掩膜的刻蚀方式，刻蚀所述调整材料层，形成所述调整层以及暴露第一填充层部分表面的第二图形。

可选的，采用原子层沉积工艺形成所述调整材料层。