[发明专利]半导体集成电路装置

说明书

本发明提供一种对于具备多列的IO单元的半导体集成电路装置，能够在不招致面积的增大的情况下抑制布线延迟的结构。半导体集成电路装置具备：第1IO单元列组(21)，包含配置为最接近芯片的端的IO单元列(10A)；和第2IO单元列组(22)，包含与该芯区域侧相邻而配置的IO单元列(10B)。IO单元列组(21)以及第2IO单元列组(22)的至少一方由2列以上的IO单元列构成，该2列以上的IO单元列在第2方向上排列配置，使得低电源电压区域(11)彼此或高电源电压区域(12)彼此对置。

技术领域

本公开涉及在芯片上配置有芯区域和IO区域的半导体集成电路装置。

背景技术

近年的半导体集成电路推进大规模化，输入输出信号数增大。为此，存在如下问题：若在芯区域的周围将输入输出单元(IO单元)排列成一重来配置，则半导体集成电路的面积被IO单元限制，存在构成半导体集成电路的装置、即半导体集成电路装置的面积增大的情况。

在专利文献1中，公开了将IO单元排列成两重来配置的半导体集成电路装置的结构。此外，在专利文献2中，公开了将IO单元排列成1列、2列以及3列来配置的半导体装置的结构。此外，在专利文献3中，公开了排列配置IO单元以使内部信号端子彼此相邻的半导体集成电路装置的结构。

在先技术文献

专利文献

专利文献1：JP特开2003-100891号公报

专利文献2：美国专利申请公开第2005/0127405号说明书

专利文献3：美国专利第6919632号说明书

发明内容

发明要解决的课题

IO单元一般具有：高电源电压区域，包含ESD电路、用于向半导体集成电路装置外部输出信号的输出缓冲器等；和低电源电压区域，包含用于向半导体集成电路装置内部输入输出信号的电路部等。在低电源电压区域中，使用与形成于芯片的芯区域的内部电路相同的电源电压。

此外，由于近年来的微细化的发展，芯片内部的电源电压降低。然而，芯片外部的电源电压不像芯片内部的电源电压那样降低，特别是由于各种接口标准等，有时推低电压化也不进展。为此，在IO单元中，高电源电压区域与低电源电压区域的电源电位的差变大。

为此，在高电源电压区域和低电源电压区域中，施加于晶体管、阱的电压的差变大，容易产生所谓闩锁错误引起的破坏。为了防止闩锁错误，需要在高电源电压区域与低电源电压区域之间充分增大晶体管间、阱间的距离。特别是，在高电源电压区域中，对于与芯片外部端子直接连接而容易从芯片外部施加噪声的输出缓冲器、ESD电路，需要进行该应对。

进而，在IO单元成为多列的多重构造的情况下，由于从配置于最接近芯片的端的列的IO单元到芯区域的距离变远，因此，信号布线长度变大，产生信号布线的延迟变大的课题。

本公开是为了解决上述课题而提出的。

用于解决课题的手段