[发明专利]写入电平仲裁者电路

说明书

装置和方法包含利用包含例如存储器组等存储元件的群组的存储器。命令接口被配置成接收将数据写入到所述存储器的写入命令。接收数据选通以辅助将所述数据写入到所述存储器。相位分割电路被配置成将所述数据选通分割成多个相位以供在将所述数据写入到所述存储器时使用。仲裁者电路被配置成检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号。

相关申请的交叉引用

本申请案主张2018年2月17日申请的标题为“DDR5存储器装置(DDR5 MemoryDevice)”的美国临时专利申请案62/631,760的优先权，本申请案出于所有目的并入有所述美国临时专利申请案的全部内容。

技术领域

本公开的实施例大体上涉及半导体装置的领域。更具体地，本公开的实施例涉及存储器装置将信息反馈到主机装置以设置用于从主机装置写入到存储器装置的写入电平。

背景技术

半导体装置(例如，存储器装置)通常接收写入操作并且发送反馈到主机装置以致使主机装置设置用于写入操作的恰当写入电平。半导体装置还利用时钟来执行功能。随着频率速度增加，将快时钟分割成多个相位以供快时钟的一部分的内部使用(例如，在动态随机存取存储器(DRAM)中)可为有帮助的。然而，通过将时钟分割成多个相位，可能未知哪个开始相位首先接收时钟的第一输入时钟以将反馈发送到主机装置。

本公开的实施例可针对上文所阐述的一或多个问题。

附图说明

图1是说明根据本公开的实施例的从主机装置接收写入开始信号和DQS信号的存储器装置的某些特征的简化框图；

图2是示出根据本公开的实施例的图1的DQS信号相对于主机装置提供的写入开始信号的时序图；

图3是根据本公开的实施例的外部数据选通与来自存储器装置的相位分割电路的数据选通的多个相位的图表；

图4是根据本公开的实施例的数据选通与来自图1的存储器装置的相位分割电路的数据选通的多个相位的时序图，所述数据选通具有两个突发且在所述突发之间无重置；

图5是根据本公开的实施例的用以检测图3的多个相位中的哪个相位用以捕获写入开始信号以用于写入均衡的的仲裁者电路的示意图；

图6是根据本公开的实施例的使用图5的仲裁者电路捕获写入开始信号的时序图；

图7是根据本公开的实施例的用以至少部分地基于对应于用于写入均衡的写入开始信号的写入命令的前导长度检测图3的多个相位中的哪个相位用以捕获所述写入开始信号的仲裁者电路的示意图；和

图8是根据本公开的实施例的用以使用图5或图7的仲裁者电路检测图3的多个相位中的哪个相位用以捕获写入开始信号的过程的流程图。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。