[发明专利]用于减少浅沟槽隔离中的锥体形成的选择性蚀刻

说明书

为了制造在浅沟槽形成期间减少或最小化沟槽锥体的数量的浅沟槽隔离结构，单独的蚀刻步骤蚀刻特征尺寸小的浅沟槽和特征尺寸大的浅沟槽。例如，利用第一蚀刻参数在衬底的第一区域中蚀刻第一浅沟槽(316)，并且利用不同于所述第一蚀刻参数的第二蚀刻参数在衬底的第二区域中蚀刻第二浅沟槽(326)。所述蚀刻参数可以包含硅与有助于锥体形成的蚀刻延缓剂的蚀刻选择性比率。由于所述单独的蚀刻步骤(316，326)，所述第一浅沟槽与所述第二浅沟槽之间的侧壁斜率偏差可以处于几度内。

背景技术

浅沟槽隔离(STI)结构通常用于半导体装置，以在晶体管之间提供电隔离。STI结构的制造工艺可能产生如沟槽锥体等外观缺陷，所述缺陷通常不会影响STI结构的电隔离能力。随着近年来对高压装置的需求剧增，STI结构已经被集成以形成高压装置，其中STI结构可以调整为上部导电板与下部衬底之间的高压屏障。在某些配置中，沟槽锥体可以改变STI结构的平均厚度，这可能影响集成装置的高压性能。

发明内容

所描述的技术制造在浅沟槽形成期间减少或最小化沟槽锥体的数量的浅沟槽隔离结构。所描述的技术引入了用于蚀刻特征尺寸小的浅沟槽和用于蚀刻特征尺寸大的浅沟槽的单独的蚀刻步骤。在一个实施方案中，例如，所描述的技术涉及利用第一蚀刻参数在衬底的第一区域中蚀刻第一浅沟槽并且利用不同于所述第一蚀刻参数的第二蚀刻参数在衬底的第二区域中蚀刻第二浅沟槽。所述蚀刻参数可以包含硅与有助于锥体形成的蚀刻延缓剂的蚀刻选择性比率。所述蚀刻参数还可以包含相应浅沟槽的特征尺寸和沟槽密度。此外，所述蚀刻参数可以进一步包含用于控制等离子体各向异性蚀刻的偏置功率。由于所述单独的蚀刻步骤，所描述的技术允许所述第一浅沟槽与所述第二浅沟槽之间的侧壁斜率偏差处于15度内。

附图说明

图1A示出了根据示例实施例的一方面的集成电路的俯视图。

图1B示出了根据示例实施例的一方面的集成电路的第一区域的横截面视图。

图1C示出了根据示例实施例的一方面的集成电路的第二区域的横截面视图。

图2A-2B示出了在沟槽形成工艺期间集成电路的局部横截面视图。

图3示出了根据示例实施例的一方面的部署单独的蚀刻步骤以形成第一浅沟槽和第二浅沟槽的方法的流程图。

图4A-4E示出了在实施如图3所示的方法的制造工艺期间集成电路的局部横截面视图。

具体实施方式

各附图中的相似参考符号指示相似元件。附图未按比例绘制。

图1A示出了根据示例实施例的一方面的集成电路(IC)100的俯视图。为了形成不同类型的浅沟槽，IC 100可以被分为第一区域102和第二区域104。图1B示出了第一区域102的横截面视图，而图1C示出了第二区域104的横截面视图。如图1B和1C中的每个图所示，IC100包含半导体衬底110，所述半导体衬底可以是体硅衬底、绝缘体上硅(SOI)衬底和/或其上开发有一或多个外延层的硅衬底。

半导体衬底110还可以被分为第一区域102和第二区域104。尽管图1A-1C示出了第一区域102是特有的并且远离第二区域104，但是这两个区域102和104可以彼此交错。通常，在第一区域102内定位第一隔离结构120，而在第二区域104内定位第二隔离结构140。第一区域102的组件密度(例如，每平方微米的有源组件和无源组件的数量)可以高于第二区域104的组件密度。

如图1B所示，第一隔离结构120沿着半导体衬底110的顶表面定位。第一隔离结构120中的每个隔离结构包含填充有第一沟槽电介质124的第一浅沟槽122。第一沟槽电介质124可以包含二氧化硅或其它合适的介电材料。第一沟槽电介质124可以与半导体衬底110顶部上的介电层130一起沉积或单独沉积。