[发明专利]用飞行中预取服务于CPU需求请求

权利要求书

1.一种数字数据处理设备，其包括：

中央处理单元核心，其响应于程序指令而执行数据处理操作，所述中央处理单元核心经由请求地址而发布对额外程序指令的指令请求，所述中央处理单元核心包含分支预测器，所述分支预测器发布在指令存取之后、在预测支路将脱离线性路径之前将请求的线性后续指令的预测数目的指令计数；

一级指令高速缓存，其在多个高速缓存通道中的一级高速缓存行中暂时存储程序指令的子集；

程序存储器控制器，其连接到所述中央处理单元核心以用于接收请求地址，且连接到所述一级指令高速缓存及另一存储器，所述程序存储器控制器包含

预取有限状态机，其接收所述请求地址及所述指令计数，所述预取有限状态机依序发布对所述线性路径上的指令的预取请求，

记分板，其包含多个条目，每一条目包含请求地址及所分配高速缓存通道；所述程序存储器控制器

确定所述一级指令高速缓存是否在指令请求或预取请求的所述请求地址处存储程序指令，

如果所述一级指令高速缓存在指令请求的所述请求地址处存储程序指令，则将所述程序指令从所述一级指令高速缓存供应到所述中央处理单元核心，

如果所述一级指令高速缓存不在预取请求的所述请求地址处存储程序指令：

分配所述一级指令高速缓存内对应于所述预取请求的所述请求地址的通道，将包含所述对应请求地址及所述预取请求的所述对应所分配通道的新条目存储在所述记分板中，

如果所述一级指令高速缓存不在指令请求的所述请求地址处存储程序指令：

分配所述一级指令高速缓存内对应于所述指令请求的所述请求地址的通道，将所述指令请求的所述请求地址的所述所分配通道与所述记分板中的每一条目的所述所分配通道进行比较：

如果所述请求地址的所述所分配通道不匹配所述记分板中的任何条目的所述所分配通道，则将包含所述对应请求地址及所述指令请求的所述对应所分配通道的新条目存储在所述记分板中，

如果所述请求地址的所述所分配通道匹配所述记分板中的任何条目的所述所分配通道，

将所述指令请求的所述请求地址与每一记分板条目的匹配所述指令请求的所述所分配通道的所述请求地址进行比较，

如果所述指令请求的所述请求地址不匹配任何记分板条目的匹配所述指令请求的所述所分配通道的所述请求地址，则将包含所述对应请求地址及所述指令请求的所述对应所分配通道的新条目存储在所述记分板中，

如果所述指令请求的所述请求地址匹配任何记分板条目的匹配所述指令请求的所述所分配通道的所述请求地址，则不将新条目存储在所述记分板中，

供应新记分板条目的所述请求地址以从所述另一存储器获得高速缓冲服务，及

在接收到响应于来自所述另一存储器的对应请求地址的传回时，删除所述记分板中的条目；

在接收到对所述另一存储器的高速缓存服务请求的传回时

将所述传回在对应于所述请求地址及对应记分板条目的所述所分配通道的位置处存储在所述一级指令高速缓存中；以及

如果所述传回数据是响应于指令请求，则将所述传回供应到所述中央处理单元核心。

2.根据权利要求1所述的数字数据处理设备，其中：

所述中央处理单元核心、所述一级指令高速缓存设置在单个集成电路上。

3.根据权利要求2所述的数字数据处理设备，其中：

所述另一存储器包含设置于所述单个集成电路上的二级高速缓存。

4.根据权利要求1所述的数字数据处理设备，其中：

所述中央处理单元核心产生指示指令请求的所述请求地址是否有效的地址有效信号；

所述记分板的每一条目存储需求提取/预取位，其具有：第一状态，其在所述条目对应于指令请求时、在所述地址有效信号指示所述请求地址有效时指示需求提取；及第二状态，其在所述条目对应于预取请求时、在所述地址有效信号指示所述请求地址无效时指示预取。