[发明专利]用于改进DDR存储器装置中的写入前同步码的系统和方法

说明书

一种存储器装置包含数据写入电路系统。所述数据写入电路系统经配置以捕获经由外部输入/输出I/O接口接收的第一写入命令。所述数据写入电路系统进一步经配置以在捕获所述第一写入命令后，在数据选通DQS域中生成第一内部写入开始InternalWrStart。所述数据写入电路系统另外经配置以基于所述第一InternalWrStart将第一一或多个数据位写入至少一个存储器存储体中，其中在所述存储器装置内部生成所述第一InternalWrStart。

技术领域

本公开涉及用于存储器装置的电路系统，且更确切地，涉及用于在例如双数据速率(DDR)存储器装置等存储器装置的数据写入期间可以使用的写入前同步码的系统和方法。

背景技术

随机存取存储器(RAM)装置，例如可以在电气装置中用于提供数据处理和/或存储的那些的随机存取存储器装置，可以提供对存储在装置的存储器电路系统中的可寻址数据的直接可用性。例如同步动态RAM(SDRAM)装置的某些RAM装置可以例如具有多个存储器存储体，所述存储器存储体具有许多可寻址存储器元件。基于选通的数据总线可以与某些选通信号结合使用，以提供对可寻址存储器元件的读写存取。数据选通信号(例如，DQS)可以包含可编程前同步码部分、切换部分和后同步码部分。可编程前同步码部分可以为接收装置提供可编程时序窗口，以在选通信号上存在已知/有效电平时启用数据捕获电路系统，从而避免数据捕获电路系统的错误触发。在可编程前同步码部分之后以及在切换部分期间，DQS将与时钟信号(CLK)一起通过高电平和低电平转换进行切换，以传输数据。然后最后一次转换之后的时间被称为后同步码部分。

CLK与DQS选通之间的相位差(tDQSS)可能会导致写入突发开始时出现域交叉问题。也就是说，应该保持与外部数据选通信号DQS同步的信号的激活周期，直到内部时钟被激活以确保适当的功能为止。当发出的写入命令如此靠近以致编程的写入前同步码不完整时，此域交叉问题会变得更加严重，从而减少了解决域交叉所需的时间窗口。改进用于可编程写入前同步码的技术将是有益的。

本发明的实施例可针对于上文所阐述的一或多个问题。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：

图1是示出根据实施例的可受益于对写入前同步码(例如，部分前同步码)的改进处理的存储器装置的组织的框图；

图2是示出时钟(CLK)波形、写入开始波形和数据选通(DQS)波形的实施例的时序图；

图3是示出根据实施例的CLK到DQS相位变化的某些时序极限的时序图；

图4是示出根据实施例的全部、部分和无前同步码写入命令的实施例的图；

图5是描述具有两个波形的实施例的情况的时序图，其中捕获具有部分前同步码或没有前同步码的下降沿可能导致不正确的写入；

图6是根据实施例的适于捕获写入数据(包含具有短(或没有)前同步码的写入捕获)的包含在图1的存储器装置中的系统的实施例的框图；以及

图7是根据实施例的即使具有部分(或没有)写入前同步码也适于将数据写入图1的存储器装置中的过程的流程图。

具体实施方式

下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的一般技术人员来说，这些都是设计、构造和制造中的常规任务。