[发明专利]用于改善锁定时间的装置和方法

说明书

本发明提供一种用于改善锁相环的锁定时间的装置，其中，该装置包括：环形振荡器，其包括至少两个延迟级，其中每个延迟级具有可控制的延迟；以及多相频率监测器，耦接到环形振荡器以监测环形振荡器的至少两个延迟级的输出处的频率。

优先权要求

本申请要求于2017年7月7日提交的题为“用于改善锁定时间的装置和方法”的序列号为62/530,063的美国临时申请的优先权权益，出于所有目的将其通过引用整体并入本文。

背景技术

在使用基于环形振荡器的锁相环的时钟系统中，多频带振荡器通常用于功率均衡、动态范围和温度漂移的调整范围。然而，现有的时钟源具有长的锁定时间，这增加了进入低功耗状态的延迟或从低功耗状态进入和离开时存在的延迟。

附图说明

通过以下给出的详细描述以及本公开的各个实施例的附图，将更充分地理解本公开的实施例，然而，不应将其理解为将本公开限制为特定的实施例，而是仅用于解释和理解。

图1A示出了根据一些实施例的能够进行粗粒度/细粒度延迟调整的环形振荡器。

图1B示出了根据一些实施例的示出针对不同的粗粒度调整和细粒度调整的频率和代码的曲线图。

图2示出了根据本公开的一些实施例的基于计数器的频率测量装置。

图3示出了根据本公开的一些实施例的具有耦接至环形振荡器的多相频率测量装置的时钟系统。

图4示出了根据本公开的一些实施例的具有用于改善锁定时间的装置的锁相环(PLL)。

图5A示出了示出传统PLL的锁定时间的时序图。

图5B示出了根据一些实施例的示出使用多相频率测量装置的PLL的减小的锁定时间的时序图。

图6示出了根据本公开的一些实施例的具有用于改善锁定时间的装置的PLL。

图7示出了根据一些实施例的用于减少锁定时间的方法的流程图。

图8示出了根据本公开的一些实施例的具有用于改善锁定时间的装置的芯片智能设备或计算机系统或SoC(片上系统)。

具体实施方式

为了节省功率，需要用于锁相环(PLL)的环形振荡器的较窄的调整范围，而其正好足以覆盖电压和温度(例如-40至125℃)漂移。为了覆盖较宽的频率范围，根据应用情况使用粗粒度调整。例如，用于诸如通用处理器之类的处理器的核心时钟的粗粒度调整范围可以在1.6GHz至4.0GHz的范围内，而细粒度调范围可以在+/-10％的范围内。在此，术语“粗粒度代码”是指用于以粗粒度的量校准或调整诸如通过电路元件的传播延迟的电参数的数字代码。

相反，术语“细粒度代码”是指用于以比由粗粒度代码使用的粗粒度的量更小的量来校准或调整电参数的数字代码。通常，在应用细粒度代码之前将粗粒度代码应用至电路元件。参照粗/细属性的术语“调整”或“校准”通常是指调节粗粒度代码或细粒度代码的值。在此，术语“代码”是指两个或更多个比特的数字签名。

校准环形振荡器的粗粒度调整/细粒度调整以选择正确的频带或目标频带可以直接影响锁相环PLL(或锁频环FLL)的锁定时间。锁定时间是一个性能参数，指示PLL或FLL何时已获得相对于参考时钟的相位和/或频率锁定。通常，当PLL被声明为锁定时，下游逻辑可以安全地使用PLL的输出。锁定时间可能会影响系统进入低功耗模式(例如睡眠状态)并返回活动模式(例如操作状态)以节省功率的频率。例如，在PLL宣告成功锁定之后，将宣告操作状态或活动状态。在某些低功耗状态下，PLL电源电压会降低或关闭，从而导致PLL失锁。为了重新获得锁定，PLL必须开始相位和频率调节，直到再次获得锁定为止。该过程耗时，并且直接影响处理器从低功耗状态进入操作状态的速度。