[发明专利]比较电路、半导体装置、电子构件以及电子设备

说明书

提供一种能够直接输入要比较的负电压的比较电路。该比较电路包括第一输入端子、第二输入端子、第一输出端子以及差分对。该比较电路对负电压与负参考电压进行比较，根据比较结果从第一输出端子输出第一输出电压。第一输入端子被输入负电压。第二输入端子被输入正参考电压。以进行比较的方式设定正参考电压。差分对包括分别包括背栅极的第一n沟道晶体管及第二n沟道晶体管。第一输入端子与第一n沟道晶体管的背栅极电连接。第二输入端子与第二n沟道晶体管的栅极电连接。

技术领域

本申请的说明书、附图以及权利要求书(以下称为本说明书等)所公开的本发明的一个实施方式涉及一种半导体装置、其工作方法、其使用方法以及其制造方法等。注意，本发明的一个实施方式不局限于上述技术领域。

背景技术

已知使用负电压的半导体装置。例如，为了降低阈值泄漏电流，n沟道MOS晶体管的衬底偏置电压为负电压，p沟道MOS晶体管的衬底偏置电压为正电压(例如，专利文献1)。在快闪存储器中，根据工作使用负电压(例如，专利文献2)。

负电压可以利用电荷泵电路生成。专利文献2及3公开了用来高精度地生成负电压的技术。在专利文献2及3中，将从电荷泵电路输出的负电压转换为正电压，由比较电路检测该正电压与正参考电压之差，根据检测结果控制电荷泵电路的工作。

此外，在本说明书等中，将接地电压(GND)视为0V，以接地电压为基准定义正电压、负电压。

已知在沟道形成区域中包含金属氧化物的晶体管(以下，将这种晶体管也称为氧化物半导体晶体管或OS晶体管)。通过OS晶体管与Si晶体管的混合型CMOS工序制造各种半导体装置(例如，非专利文献1)。如非专利文献1所示，OS晶体管能够层叠于Si晶体管上。

Si晶体管能够通过引入杂质控制阈值电压(以下，有时也称为Vt)。然而，用于控制OS晶体管的阈值电压的可靠技术尚未确立。例如在专利文献4中，包括第一栅电极(也称为栅极或前栅极)以及第二栅电极(也称为背栅极)的OS晶体管的阈值电压通过控制第二栅电极的电压而控制。n沟道晶体管的OS晶体管的阈值电压当对第二栅电极输入负电压时向正一侧漂移。

[参考文献]

[专利文献]

[专利文献1]日本专利申请公开第平11-191611号公报

[专利文献2]日本专利申请公开第平7-231647号公报

[专利文献3]日本专利申请公开第平11-150230号公报

[专利文献4]日本专利申请公开第2012-069932号公报

[非专利文献1]T.Onuki et al.，“Embedded Memory and ARM Cortex-M0 CoreUsing 60-nm C-Axis Aligned Crystalline Indium-Gallium-Zinc Oxide FETIntegrated with 65-nm Si CMOS，”Symp.VLSI Circuits Dig.Tech.Papers，pp.124-125，Jun.2016.

发明内容

本发明的一个实施方式的目的是：提供一种能够直接输入要比较的负电压的比较电路；生成高精度的负电压；以及降低功耗等。

注意，本发明的一个实施方式不需要实现所有上述目的。多个目的的记载不妨碍彼此目的的存在。其他目的可从本说明书等的记载自然得知，这种目的有可能成为本发明的一个实施方式的目的。