[发明专利]输出电路

说明书

输出电路(100)包括晶体管(P1)和晶体管(P2)，晶体管(P1)的源极与VDDH连接，晶体管(P1)的栅极被提供信号(SI1)，晶体管(P2)的源极与晶体管(P1)漏极连接，晶体管(P2)的漏极与输出端子(1)连接，晶体管(P2)的栅极与node3连接。电容器(C1)的一端被提供信号(SI1)，另一端与node3连接。晶体管(N3)的源极与VDDL连接，晶体管(N3)的漏极与node3连接，晶体管(N3)的栅极被提供对应于信号(SI1)的信号。晶体管(N4)的源极及栅极与VDDL连接，晶体管(N4)的漏极与node3连接。

技术领域

本公开涉及一种用于半导体集成电路装置的输出电路。

背景技术

在半导体集成电路装置中，伴随着微细化，晶体管的低耐压化不断发展，作为在和外部进行信号输入输出的接口电路中使用的IO晶体管，例如使用耐压为1.8V的晶体管。另一方面，有时，接口电路因其规格标准等而必须构成为能够输入输出高电压例如3.3V的信号。

在专利文献1中，公开了一种使用以低电压工作的晶体管来构成将高电压的信号输出到外部的输出电路的技术。例如，在图1的电路结构中，在高电压电源和输出端子之间配置级联连接的P型晶体管1、2，另外，在接地电源和输出端子之间配置级联连接的N型晶体管3、4。而且，在P型晶体管1、2的栅极之间设置电容器CP，并且在N型晶体管3、4的栅极之间设置电容器CN。

根据这样的电路结构，当输出信号Dout转变为高电平时，通过电容器CP的耦合，使P型晶体管2的栅极电位RP的上升被抑制，输出信号Dout的上升变快。由此，抑制了P型晶体管2的漏极-源极间电压的上升。另外，当输出信号Dout转变为低电平时，通过电容器CN的耦合，使N型晶体管3的栅极电位RN的降低被抑制，输出信号Dout的下降变快。由此，抑制了N型晶体管3的漏极-源极间电压的上升。

专利文献1：日本公开专利公报特开2002-9608号(图1、图2)

发明内容

-发明所要解决的技术问题-

但是，在专利文献1的电路结构中，从微小电流电源向P型晶体管2和N型晶体管3的栅极提供电位。因此，P型晶体管2的栅极电位RP的下降较大，一旦下降过的栅极电位RP的恢复是缓慢的。另外，N型晶体管3的栅极电位RN的上升较大，一旦上升过的栅极电位RN的恢复是缓慢的。因此，P型晶体管2和N型晶体管3的栅极-源极间电压有可能长时间超过其耐压。另外，P型晶体管2和N型晶体管3的漏极电流变大。其结果是，容易导致P型晶体管2和N型晶体管3的劣化或破损。

本公开的目的在于：对于根据数据输入信号而输出振幅更大的输出信号的输出电路，提供能够预先防止晶体管的劣化或破损的结构。

-用以解决技术问题的技术方案-

在本公开的方面发明中，提供一种输出电路，所述输出电路接收数据输入信号，并输出根据所述数据输入信号在接地电位与第一电位之间转变的输出信号，所述输出电路包括：输出端子，输出所述输出信号；输入节点，接收根据所述数据输入信号而变化且振幅小于所述输出信号的输入信号；第一P型晶体管，源极与提供所述第一电位的第一电源连接，栅极被提供所述输入信号；第二P型晶体管，源极与所述第一P型晶体管的漏极连接，漏极与所述输出端子连接，栅极与第一节点连接；电容器，一端被提供所述输入信号，另一端与所述第一节点连接；第一N型晶体管，源极与第二电源连接，漏极与所述第一节点连接，所述第二电源提供低于所述第一电位的第二电位；以及第二N型晶体管，源极及栅极与所述第二电源连接，漏极与所述第一节点连接，所述第一N型晶体管被控制为：向栅极提供与所述输入信号对应的信号，在所述输入信号为高电平时，所述第一N型晶体管处于导通状态，在所述输入信号进行了从高电平向低电平的转变即第一转变时，至少在规定期间，所述第一N型晶体管处于截止状态。