[实用新型]堆叠结构及半导体封装结构

说明书

本公开提出一种堆叠结构及半导体封装结构。堆叠结构包括基板以及多个第一芯片。多个第一芯片叠置于基板上。其中，多个第一芯片的其中任意两者的一部分重叠，另一部分旋转错开，且多个第一芯片通过第一引线电连接至基板。通过上述设计，本公开能够实现多层芯片堆栈封装体的制作。即，本公开能够适应多层芯片的堆栈要求，同时使各芯片的打线位置合理的分布，降低打线的工艺和基板制作的难度，提高打线的良率，降低基板成本。

技术领域

本公开涉及半导体器件设计技术领域，尤其涉及一种堆叠结构及半导体封装结构。

背景技术

在半导体器件的设计中，对于多层存储器芯片的堆栈，通常采用以下设计方案实现。

其一，是将下层芯片的打线区设于其底面，且将上层芯片的打线区设于其顶面，基板开设开槽，利用引线穿过开槽而将该下层芯片的打线区与基板底面电连接，并利用另一引线将上层芯片的打线区与基板顶面电连接。然而，该种现有设计仅能适应堆栈两层芯片的设置和打线要求，无法适应更多数量的多层芯片堆栈要求。

其二，是将多个芯片叠置，且通过胶层粘接，各芯片的打线区均设于各自顶面的两侧，并分别通过引线经由各自的胶层而将打线区与两侧的基板电连接。然而，该种现有设计堆栈越多芯片，打线在同侧的引线就越多，在相同基板的面积下，打线在基板的接合指距(bonding finger pitch)就越小，从而使打线的工艺和基板制作的难度增加，打线的良率降低，基板成本提高。

发明内容

本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种适应多层芯片堆栈要求且制备方便、良率较高的堆叠结构。

本公开的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种具有上述堆叠结构的半导体封装结构。

为实现上述目的，本公开采用如下技术方案：

根据本公开的一个方面，提供一种堆叠结构。其中，所述堆叠结构包括基板以及多个第一芯片。多个所述第一芯片叠置于所述基板上。其中，多个所述第一芯片的其中任意两者的一部分重叠，另一部分旋转错开，且多个所述第一芯片通过第一引线电连接至所述基板。

根据本公开的其中一个实施方式，每个所述第一芯片的打线区设于所述第一芯片的底面，且任一所述第一芯片的打线区在所述基板上的正投影与各其他所述第一芯片在所述基板上的正投影不重合，所述第一引线电连接于所述第一芯片的打线区与所述基板之间。

根据本公开的其中一个实施方式，所述基板开设有多个通槽，多个所述通槽分别对应开设于多个所述第一芯片的打线区下方，所述第一引线一端电连接于所述第一芯片的打线区，另一端穿过位置相对应的所述通槽并电连接于所述基板底面。

根据本公开的其中一个实施方式，所述堆叠结构还包括至少一个第二芯片，至少一个所述第二芯片叠置于最上方的所述第一芯片上，所述封装层封装于所述基板、多个所述第一芯片和至少一个所述第二芯片外，每个所述第二芯片的打线区设于所述第二芯片的顶面，多个所述第二芯片中的任意两者的一部分重叠且另一部分错开，而使任一所述第二芯片的打线区在所述基板上的正投影与任一其他所述第二芯片在所述基板上的正投影不重合，多个所述第二芯片分别通过第二引线电连接于所述基板，所述第二引线一端电连接于所述第二芯片的打线区，另一端电连接于所述基板顶面。

根据本公开的其中一个实施方式，所述堆叠结构还包括多个所述第二芯片，多个所述第二芯片由下至上沿排列方向依次部分错开，多个所述第二芯片的打线区在所述基板上的正投影沿该排列方向间隔分布。

根据本公开的其中一个实施方式，每个所述第二芯片在该排列方向上具有第一端和第二端，各所述第二芯片通过依次部分错开的布置形式而显露出各第一端。其中，最上方的所述第二芯片的打线区位于其第二端的顶面，其余所述第二芯片的打线区均位于各自的第一端的顶面。