[实用新型]一种互斥逻辑控制电路

说明书

本实用新型涉及电路控制技术领域，具体涉及一种互斥逻辑控制电路，包括中央处理器、驱动器总成以及输出终端，驱动器总成包括多个相互独立的驱动器及与各独立驱动器连接的控制电路，所述中央处理器的输出端与译码器的输入端电连接，译码器的输出端分别与多个驱动器的输入端电连接，驱动器的输出端对应与各自的控制线路、及控制该线路的继电器电连接，各控制线路均与输出终端电连接，本实用新型使控制逻辑既具有软件逻辑互斥又具有硬件逻辑互斥，提高了硬件可靠性，减少了由于软件逻辑可能性造成的损失和风险支出。

技术领域

本实用新型涉及电路控制技术领域，具体涉及一种互斥逻辑控制电路。

背景技术

实际运用中会有互斥逻辑控制方式的电路设计，比如有N条线路，要求这N条线路中同一时间有且只能有一条线路输出，若出现同时有多于两条以上的线路输出时，会造成驱动器级与输出级损坏。

现有技术方案多采用CPU软件逻辑控制的方式来达到输出级互斥的目的， 一旦出现软件逻辑异常或CPU死机等问题时，各线路就可能会处于无法预料的控制状态，进而可能造成驱动器级与输出级的硬件故障，产生不可估量的经济损失。

发明内容

针对现有技术存在的缺陷和问题，本实用新型提供一种互斥逻辑控制电路。

本实用新型解决其技术问题所采用的方案是：一种互斥逻辑控制电路,包括中央处理器、驱动器总成以及输出终端，在中央处理器与驱动器总成之间增设有译码器，所述译码器自身在同一时间仅输出一个逻辑高电平，利用仅输出的一个逻辑高电平控制驱动器总成，所述驱动器总成包括多个相互独立的驱动器及与各独立驱动器连接的控制电路，所述中央处理器的输出端与译码器的输入端电连接，所述译码器的输出端分别与多个驱动器的输入端电连接，各驱动器的输出端对应连接各自的控制电路，在每个驱动器控制电路上分别设置有继电器开关，所述驱动器总成输出端与输出终端信号连接。

上述的一种互斥逻辑控制电路,所述译码器与驱动器之间连接有反向器。

上述的一种互斥逻辑控制电路, 所述译码器为74HC154译码器，译码器输出控制引脚为G0、G1，地址引脚为A0～A4, 输出引脚为Y1～Y16；G0、G1同时为L状态时译码器有输出，G0、G1的其余任何一种状态，译码器均无输出；中央处理器控制A0～A4的地址引脚实现Y1～Y16的可选择性输出，且一组A0～A4的组合，只能使Y1～Y16之中的一路输出引脚为L状态，即输出低电平信号。

本实用新型的有益效果：本实用新型的互斥逻辑控制电路，在现有技术方案的基础上增加译码器，由于译码器自身在同一时间只能输出一个逻辑高电平，再运用该高电平去控制驱动器，进而达到各线路控制逻辑互斥的目的。

本技术方案仍保留CPU软件逻辑互斥，加上译码器的硬件逻辑互斥，即使出现CPU死机等异常情况下，也不会出现驱动器级与输出级损坏的风险；使控制逻辑既具有软件逻辑互斥又具有硬件逻辑互斥，提高了硬件可靠性，减少了由于软件逻辑可能性造成的损失和风险支出。

附图说明

图1为本实用新型的整体逻辑框图；

图2为中央处理器的电路原理图；

图3为译码器的电路原理图；

图4为反向器、驱动器的电路原理图；

图5为八路继电器的电路原理图；

图6为本实施例中译码器的真值表。

具体实施方式

下面结合附图和实施例对本实用新型进一步说明。