[实用新型]一种应用于FPGA/CPLD的按键消抖逻辑电路

说明书

本实用新型公开了一种应用于FPGA/CPLD的按键消抖逻辑电路，包括：分频电路和D触发器电路，所述分频电路的时钟输入端与系统时钟连接，分频电路的时钟输出端与D触发器电路的时钟输入端连接，D触发器电路的输入端输入按键信号，D触发器电路的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，D触发器电路的复位端与分频电路的复位端连接，D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号。本实用新型可以有效地滤除上述电路系统中外接开关按键“闭合‑打开”过程中由于机械抖动而引入的抖动脉冲，甄别有效按键信号，避免由于开关机械抖动而引起的信号误触发。

技术领域

本发明涉及电路设计技术领域，尤其是一种应用于FPGA/CPLD的按键消抖逻辑电路。

背景技术

在电路板设计和应用过程中，使用的按键大部分为机械弹性开关，在开关断开或者闭合时，由于机械触点的弹性作用引发机械抖动，容易导致开关信号存在抖动干扰脉冲，这些抖动时间虽然很短，一般为10ms-20ms，但是FPGA或者CPLD等边沿敏感型高速芯片会很容易检测到这些抖动信号并产生误触发。按键消抖模块在基于CPLD及FPGA的集成电路设计中是必不可少的。目前FPGA/CPLD电路中常用的机械按键消抖方法有以下几种：其一是在按键开关的两端并联电容，利用电容两端电压不能突变的特性滤除抖动脉冲，但是这种方式滤波电容的大小难以准确取值，而且引入电容影响了电路的快速响应能力并增加了硬件成本；FPGA/CPLD电路中利用“延时消抖”的方法是通过对输入信号的持续计数和电平比对实现的，系统将稳定时间小于规定的阈值时间的信号视为抖动脉冲而忽略其触发作用，延时消抖电路对抖动信号监测敏感，但是其信号比对电路及计数电路消耗了较多的FPGA/CPLD逻辑资源，而且会造成一定程度的信号延迟；另一种常见的基于RS触发器的消抖电路需要额外增加一对上拉电阻及基准电压，难以在FPGA/CPLD内部实现。

发明内容

本发明的目的是提供一种应用于FPGA/CPLD的按键消抖逻辑电路，具有节省CPLD/FPGA内部逻辑资源、降低硬件设计成本及提高信号检测及传输速度的优点。

为实现上述目的，本发明采用下述技术方案：

本发明提供了一种应用于FPGA/CPLD的按键消抖逻辑电路，包括：分频电路和D触发器电路，所述分频电路的时钟输入端与系统时钟连接，分频电路的时钟输出端与D触发器电路的时钟输入端连接，D触发器电路的输入端输入按键信号，D触发器电路的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，D触发器电路的复位端与分频电路的复位端连接，D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号。

进一步地，所述D触发器电路至少包括两组D触发器。

进一步地，所述D触发器电路包括第一D触发器和第二触发器，第一D触发器的输入端输入按键信号，第一D触发器的输出端与第二D触发器的输入端连接，第二D触发器的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，第二D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号，第一D触发器的时钟端、第二D触发器的时钟端分别与分频电路的时钟输出端连接，第一D触发器的复位端、第二D触发器的复位端分别与分频电路的复位端连接。

进一步地，所述D触发器电路包括第一D触发器、第二触发器和第三触发器，第一D触发器的输入端输入按键信号，第一D触发器的输出端与第二D触发器的输入端连接，第二D触发器的输出端与第三D触发器的输入端连接，第三D触发器的输入端还与反相器的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，第三D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路输出处理后的按键信号，第一D触发器的时钟端、第二D触发器的时钟端、第三D触发器的时钟端分别与分频电路的时钟输出端连接，第一D触发器的复位端、第二D触发器的复位端、第三D触发器的复位端分别与分频电路的复位端连接。