[实用新型]一种应用于FPGA/CPLD的按键消抖逻辑电路有效
| 申请号： | 201821265699.4 | 申请日： | 2018-08-07 |
| 公开（公告）号： | CN208461792U | 公开（公告）日： | 2019-02-01 |
| 发明（设计）人： | 孟庆振 | 申请（专利权）人： | 贵州浪潮英信科技有限公司 |
| 主分类号： | H03K5/1254 | 分类号： | H03K5/1254;H03K5/135 |
| 代理公司： | 济南诚智商标专利事务所有限公司 37105 | 代理人： | 王汝银 |
| 地址： | 561113 贵州省安顺市平坝县*** | 国省代码： | 贵州;52 |
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| 摘要： | |||
| 搜索关键词： | 电路 分频电路 输入端连接 输出端 本实用新型 反相器电路 时钟输入端 复位端 输入端 与逻辑 按键 抖动 逻辑与电路 时钟输出端 闭合 按键信号 电路系统 机械抖动 开关按键 开关机械 输出处理 输入按键 系统时钟 有效按键 误触发 有效地 脉冲 滤除 应用 引入 | ||
1.一种应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，包括：分频电路和D触发器电路，所述分频电路的时钟输入端与系统时钟连接，分频电路的时钟输出端与D触发器电路的时钟输入端连接，D触发器电路的输入端输入按键信号，D触发器电路的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，D触发器电路的复位端与分频电路的复位端连接，D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号。
2.如权利要求1所述的应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，所述D触发器电路至少包括两组D触发器。
3.如权利要求2所述的应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，所述D触发器电路包括第一D触发器和第二触发器，第一D触发器的输入端输入按键信号，第一D触发器的输出端与第二D触发器的输入端连接，第二D触发器的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，第二D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号，第一D触发器的时钟端、第二D触发器的时钟端分别与分频电路的时钟输出端连接，第一D触发器的复位端、第二D触发器的复位端分别与分频电路的复位端连接。
4.如权利要求2所述的应用于FPGA/CPLD的按键消抖逻辑电路，其特征是，所述D触发器电路包括第一D触发器、第二触发器和第三触发器，第一D触发器的输入端输入按键信号，第一D触发器的输出端与第二D触发器的输入端连接，第二D触发器的输出端与第三D触发器的输入端连接，第三D触发器的输入端还与反相器的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，第三D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路输出处理后的按键信号，第一D触发器的时钟端、第二D触发器的时钟端、第三D触发器的时钟端分别与分频电路的时钟输出端连接，第一D触发器的复位端、第二D触发器的复位端、第三D触发器的复位端分别与分频电路的复位端连接。
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