[实用新型]电源管理芯片

权利要求书

1.一种电源管理芯片，其特征在于，包括：

位于半导体衬底的低压逻辑控制电路；

采用低压工艺制作于所述半导体衬底的高压JFET，所述高压JFET包括：

位于所述半导体衬底的深N阱区；

位于所述深N阱区中的内部P阱区，所述内部P阱区上表面与所述深N阱区上表面齐平，所述内部P阱区的底面和侧面被所述深N阱区包围；

所述内部P阱区具有栅极重掺杂区，所述深N阱区具有源极重掺杂区和漏极重掺杂区，所述栅极重掺杂区位于所述源极重掺杂区和所述漏极重掺杂区之间；

所述内部P阱区到所述漏极重掺杂区的剖面距离为20μm～30μm。

2.根据权利要求1所述的电源管理芯片，其特征在于，所述高压JFET的俯视形状为跑道形，所述漏极重掺杂区位于所述跑道形内部，在俯视平面上所述漏极重掺杂区呈跑道环形，所述漏极重掺杂区的两个直边之间的平面距离在69μm以上；在俯视平面上，所述漏极重掺杂区包围的所述深N阱区上方具有焊垫。

3.根据权利要求1所述的电源管理芯片，其特征在于，所述深N阱区的深度范围为6μm±10％；所述内部P阱区的深度范围为2μm±10％；所述深N阱区的杂质注入剂量为4.5E12atom/cm²±10％；所述内部P阱区的杂质注入剂量为8.0E12atom/cm²±10％。

4.根据权利要求1所述的电源管理芯片，其特征在于，所述半导体衬底上还具有位于所述深N阱区外的外部P阱区，所述外部P阱区具有P型重掺杂区，所述P型重掺杂区到所述深N阱区之间的剖面距离为3μm±10％；所述源极重掺杂区到所述深N阱区外边缘的剖面距离为3μm±10％；所述源极重掺杂区的剖面宽度为4μm±10％；所述源极重掺杂区到所述栅极重掺杂区的剖面距离为3μm±10％；所述栅极重掺杂区到所述内部P阱区两侧的剖面距离为3μm±10％。

5.根据权利要求1所述的电源管理芯片，其特征在于，所述栅极重掺杂区和所述漏极重掺杂区之间的所述半导体衬底表面具有场氧化层；所述栅极重掺杂区上方连接有第一导电插塞，所述第一导电插塞上方连接有第一金属场板结构，所述第一金属场板结构位于所述场氧化层正上方的宽度为7μm±10％；所述漏极重掺杂区上方连接有第二导电插塞，所述第二导电插塞上方连接有第二金属场板结构，所述第二金属场板结构位于所述场氧化层正上方的宽度为5μm±10％。