[实用新型]信号速率判别电路

说明书

本实用新型提供了一种信号速率判别电路，包括：并行设置的幅值判决电路和上升沿/下降沿计数电路；所述幅值判决电路和上升沿/下降沿计数电路分别独立判断输入信号的幅值和上升沿/下降沿的个数；若两者同时/任一满足预设条件，则判断输入信号为协议信号；所述判别单元在延时判别信号的高电平到来时，采集第二计数单元和第三计数单元的输出信号，若二者皆为低电平或者皆为高电平，则判别单元输出低电平信号，判断该输入信号为噪声；若第二计数单元输出高电平、第三计数单元输出低电平，则判别单元输出高电平信号，判断该输入信号为协议信号。

技术领域

本实用新型涉及集成电路，尤其涉及高速率的突发接收电路。

背景技术

传统高速率的突发接收电路，主要采用幅值判决电路来触发信号判决有效。基于噪声的考虑，传统电路无法有效判决低输入幅值的信号。

基于噪声考虑和提高输入信号幅值灵敏度需求，信号速率判决电路(基于判决输入信号是否符合传输协议要求)成为一种必要。现有技术中，多采用相位判决方式，如图1所示，这是现有的信号速率判决电路的结构框架图。图中输入放大级，输出缓冲级组成高速信号放大器的信号通道部分。高速交流信号从输入端DIN，/DIN输入，经过放大后从输出端DOUT，/DOUT输出。模拟信号经过幅值判决电路Signal Level Detector做初级的幅值判决，然后经过噪声判决电路Noise Discriminator做信号速率判决，如果二者依次判定有效，则通过信号判决输出电路Signal Detect Generator输出判决信号。

其噪声判决电路Noise Discriminator的框架结构如下所示：其依次判决第一个信号和第二个信号边沿是否大于P_LL并且小于P_UL的时间设置，判决第二个信号和第三个信号边沿是否大于P_LL并且小于P_UL的时间设置，如果判决依次正确则输出信号有效确认。

噪声判决电路Noise Discriminator采用数据边沿的相位差来分析数据，受电路的电源地噪声和电路级联时延影响较大。首先，数据边沿通过级联的电路将产生可变时延；其次，电源地噪声所引起的相位差影响不可忽略；第三，噪声判决电路中的时延电路为固定，其不可调整批次所带来的偏差的影响。

实用新型内容

本实用新型所要解决的主要技术问题是提供一种信号速率判别电路，提供一种新的数据数率判决机制，其不受工艺参数变化，批次变化，温度变化，电源地噪声和电路级联的影响

为了解决上述的技术问题，本实用新型提供了一种信号速率判别电路，包括：并行设置的幅值判决电路和上升沿/下降沿计数电路；所述幅值判决电路和上升沿/下降沿计数电路分别独立判断输入信号的幅值和上升沿/下降沿的个数；若两者同时/任一满足预设条件，则判断输入信号为协议信号；

所述上升沿/下降沿计数电路包括第一计数单元、第二计数单元和第三计数单元，其输入端分别与输入信号DIN连接；当输入信号的第一个上升沿/下降沿到来时，第一计数单元输出高电平信号；

所述第一计数单元输出的高电平信号经过第一延迟单元后形成延时判别信号，并输入判别单元；所述第二计数单元、第三计数单元输出的信号也输入所述判别单元；在延迟时间t_set内，若输入信号有第M个上升沿/下降沿到来时，第二计数单元输出高电平信号；若输入信号有第N个上升沿/下降沿到来时，第三计数单元输出高电平信号，N>M；

所述判别单元在延时判别信号的高电平到来时，采集第二计数单元和第三计数单元的输出信号，若二者皆为低电平或者皆为高电平，则判别单元输出低电平信号，判断该输入信号为噪声；若第二计数单元输出高电平、第三计数单元输出低电平，则判别单元输出高电平信号，判断该输入信号为协议信号。

在一较佳实施例中：所述第一延迟单元的延迟时间t_set，根据用户需要自行设置。