[实用新型]导电互连结构以及三维存储器

说明书

本实用新型涉及一种导电互连结构以及三维存储器。导电互连结构包括第一互连层和第二互连层。所述第一互连层包括多个第一导电柱。所述第二互连层位于所述第一互连层上，所述第二互连层包括间隔层和多个第二导电柱，所述间隔层与所述第一互连层在垂直方向上相互间隔以形成空隙，所述多个第二导电柱间隔地设置于所述空隙中，各第二导电柱与各第一导电柱对准且相互连接。这一导电互连结构可以降低互连导线之间的电容。

技术领域

本实用新型主要涉及半导体器件，尤其涉及导电互连结构以及三维存储器。

背景技术

半导体器件，例如三维存储器，其制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End ofLine，简称BEOL)。后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属连线、接触孔的形成等。其中，导电互连结构是为了实现半导体芯片器件之间的电连接的重要结构，目前已发展出各种导电互连结构以及形成工艺，例如铜互连结构。

随着半导体光刻工艺特征尺寸的不断缩小，现有的曝光设备已经很难通过减小上的图形尺寸，来进一步缩小图形的最小线宽和间距。为进一步缩小导电互连结构中导线的最小线宽和间距，发展了自对准型双重曝光(Self-Aligned Double Patterning，SADP)技术。

然而，随着半导体器件特征尺寸(Critical Dimension,CD)越来越小，相邻的金属层之间的距离变得越来越小，导致相邻金属层间产生的电容越来越大，该电容也成为寄生电容，该电容不仅影响半导体器件的运行速度，也对半导体器件的可靠性有严重影响。

实用新型内容

本实用新型提供一种导电互连结构和三维存储器，可以降低互连导线之间的电容。

本实用新型的一个方面提出一种导电互连结构包括第一互连层和第二互连层。所述第一互连层包括多个第一导电柱。所述第二互连层位于所述第一互连层上，所述第二互连层包括间隔层和多个第二导电柱，所述间隔层与所述第一互连层在垂直方向上相互间隔以形成空隙，所述多个第二导电柱间隔地设置于所述空隙中，各第二导电柱与各第一导电柱对准且相互连接。

在本实用新型的一实施例中，导电互连结构还包括阻挡层，位于所述第一互连层的表面，且与所述间隔层在垂直方向上相互间隔，所述阻挡层的上表面高度不低于所述第一导电柱的顶面。

在本实用新型的一实施例中，所述多个第二导电柱中的每个第二导电柱侧面具有包覆层。

在本实用新型的一实施例中，所述包覆层与所述间隔层的材料相同。

在本实用新型的一实施例中，所述多个第二导电柱中的每个第二导电柱具有表面层和位于所述表面层内的中心层。

在本实用新型的一实施例中，所述表面层的材料是铊或氮化铊，所述中心层的材料是铜。

在本实用新型的一实施例中，所述多个第二导电柱中的每个第二导电柱的宽度在垂直方向上是均匀的。

在本实用新型的一实施例中，所述多个第一导电柱和所述多个第二导电柱的材料是金属。

在本实用新型的一实施例中，所述间隔层为绝缘层。

在本实用新型的一实施例中，所述阻挡层为绝缘层。

本实用新型还提出一种三维存储器，包括如上所述的导电互连结构。

在本实用新型的一实施例中，所述多个第一导电柱和所述多个第二导电柱组成所述三维存储器的位线。