[实用新型]一种频率自适应时钟集成电路及芯片

权利要求书

1.一种频率自适应时钟集成电路，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路连接，其特征在于，所述频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，数字锁相环分别连接晶振、递增单元和接收端芯片，分频单元分别连接晶振和递增单元，递增单元还连接接收端芯片；晶振用于产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的预设比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。

2.根据权利要求1所述的频率自适应时钟集成电路，其特征在于，所述递增单元包括计数器、查找表和反相器，反相器的输入端连接接收端芯片的LOCK端，反相器的输出端连接计数器的使能端，计数器的信号输入端连接分频单元，计数器的输出端连接查找表的一端，查找表的另一端连接数字锁相环。

3.根据权利要求2所述的频率自适应时钟集成电路，其特征在于，所述分频单元包括分频器，所述分频器的输入端连接晶振，分频器的输出端连接计数器的信号输入端。

4.根据权利要求3所述的频率自适应时钟集成电路，其特征在于，所述查找表包括存储有多个预设比值系数的ROM存储器。

5.一种频率自适应时钟集成电路芯片，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路芯片连接，其特征在于，所述频率自适应时钟集成电路芯片包括芯片本体、以及设置在芯片本体的内部的如权利要求1-4中任意一项所述的频率自适应时钟集成电路。

6.根据权利要求5所述的频率自适应时钟集成电路芯片，其特征在于，所述芯片本体上设置有若干个与芯片本体的内部的频率自适应时钟集成电路相连的引脚，所述引脚包括：电源引脚、接地引脚、锁定引脚、晶振时钟引脚、工作时钟引脚和空引脚。

7.根据权利要求6所述的频率自适应时钟集成电路芯片，其特征在于，所述频率自适应时钟集成电路芯片的封装为SOP6封装或DIP6封装。