[实用新型]一种倾斜式沟槽的大导电面积沟槽式肖特基芯片

说明书

一种倾斜式沟槽的大导电面积沟槽式肖特基芯片，属于半导体技术领域。包括外延层（4），在外延层（4）的表面向下开设有若干沟槽（6），在沟槽（6）的内壁上设置有氧化层（5），在氧化层（5）内填充有多晶硅（7），在外延层（4）以及多晶硅（7）的表面上形成肖特基界面，其特征在于：所述的沟槽（6）包括水平底面以及与底面倾斜设置的侧壁，在沟槽（6）的底部形成半导体类型与外延层（4）相反的反型区，所述的氧化层（5）的顶部位于沟槽（6）内壁的中下部，在沟槽（6）内壁的中上部同时设置有肖特基界面。在本倾斜式沟槽的大导电面积沟槽式肖特基芯片中，提高了肖特基界面的面积，保证了导电效率以及反向耐压能力，避免了性能缺陷。

技术领域

一种倾斜式沟槽的大导电面积沟槽式肖特基芯片，属于半导体技术领域。

背景技术

现有技术的沟槽式肖特基芯片的结构如图6所示，首先在半导体材质的外延层4表面刻蚀出若干沟槽6，然后在外延层4表面进行氧化处理氧化处理之后在外延层4的上表面以及沟槽内表面生成氧化层5。然后在外延层4表面及沟槽内进行多晶硅7的填充，填充完成之后将外延层4表面的多晶硅7及氧化层5去除，然后通过现有技术的若干步骤在外延层4表面形成顶部肖特基界面1，完成肖特基芯片的制作。

在传统的沟槽式肖特基芯片中，顶部肖特基界面1起到导电界面的作用，芯片的耐压能力取决于沟槽6底部的氧化层5的厚度，由于沟槽6内侧壁以及底部的氧化层5是在同一个工艺步骤中完成的，因此沟槽6内侧壁以及底部的氧化层的厚度基本相同。由于在生成氧化层5时会消耗外延层4本身的半导体材料，因此会减小相邻两个沟槽6之间的距离，为保证合适的导电面积则要增加相邻两沟槽6之间的距离，从而需要增大芯片的面积。如果需要兼顾芯片的整体体积以及正向压降，则需要减小沟槽6内氧化层5的厚度，导致肖特基芯片的耐压能力下降。

在现有技术中，还存在有一种倾斜式沟槽的大导电面积沟槽式肖特基芯片，如图7所示。在外延层4的表面设置有多个沟槽，只在沟槽6侧壁的下部以及沟槽6的底部设置有氧化层5，并在氧化层内填充有多晶硅7，然后在外延层4的上表面、沟槽侧壁上部以及多晶硅7的上表面设置有肖特基界面。

该设计仅仅在沟槽6的底部以及侧壁的下部设置有氧化层，在外延层4的上表面、沟槽6侧壁的上部及多晶硅7的上表面上分别设置有顶部肖特基界面1和沟槽内部肖特基界面2，因此大大增加了芯片的导电面积，增加了导电效率。但是，该芯片设计用现有技术同时形成顶面肖特基界面和侧面肖特基界面，侧面肖特基界面因垂直方向上，在溅射金属或蒸镀金属工艺步骤时，金属层的厚度及均匀度均不可控，容易造成芯片性能缺陷。

发明内容

本实用新型要解决的技术问题是：克服现有技术的不足，提供一种提高了肖特基界面的面积，同时保证了导电效率以及反向耐压能力，同时避免了性能缺陷的倾斜式沟槽的大导电面积沟槽式肖特基芯片。

本实用新型解决其技术问题所采用的技术方案是：该倾斜式沟槽的大导电面积沟槽式肖特基芯片，包括外延层，在外延层的表面向下开设有若干沟槽，在沟槽的内壁上设置有氧化层，在氧化层内填充有多晶硅，在外延层以及多晶硅的表面上形成肖特基界面，其特征在于：所述的沟槽包括水平底面以及与底面倾斜设置的侧壁，在沟槽的底部形成半导体类型与外延层相反的反型区，所述的氧化层的顶部位于沟槽内壁的中下部，在沟槽内壁的中上部同时设置有肖特基界面。

优选的，所述的外延层为N型半导体，所述的反型区为P型半导体的P型区。

优选的，所述的反型区的掺杂浓度为外延层掺杂浓度的2~100倍。

优选的，所述P型区的厚度为0.2~0.5μm。

优选的，所述氧化层的厚度为50nm~500nm。

优选的，所述沟槽上端口的直径为2~10μm。

优选的，所述氧化层上端与沟槽上端的距离占沟槽深度的4/5~1/5。