[实用新型]一种片外NORFLASH存储芯片启动电路

说明书

本实用新型提供一种片外NORFLASH存储芯片启动电路，包括CPU以及与所述CPU连接的BMS和NORFLASH存储芯片，所述CPU与所述NORFLASH存储芯片之间通过数据总线和地址总线相互连接，所述CPU与所述NORFLASH存储芯片之间还连接有SDRAM，所述CPU内设SRAM，所述SRAM与所述NORFLASH存储芯片相互连接。本实用新型实现ARM9从片外的NORFLASH快速启动，而且可以很方便的实现程序的在线更新，在不需要编程器的情况下实现在借助SDRAM的情况下完成修改启动代码区的数据。

技术领域

本实用新型属于通信技术领域，具体涉及一种片外NORFLASH存储芯片启动电路。

背景技术

常用的ARM9的芯片的上电启动的技术方案大多数都是采用的厂家推荐的仿真开发板的方案，上电启动时是从NANDFLASH启动的，NANDFLASH的存储方式和NORFLASH的不同。因此需要ARM9主芯片带有专用的接口电路，对选用ARM9芯片有很大的限制。必须要把NANDFLASH的存储的代码读到内部的SRAM里才能运行，而且启动代码的长度和功能都受到限制，数据线和地址线是公用的，因此读取速度要慢一点，此外NANDFLASH的特性决定了要在使用中防止出现坏块和坏点。最重要的是采用NANDFLASH存储器时读取和写入都要通过ARM9的控制器来写入，写入时还要避开存储器的坏点，致使所需的控制算法复杂。

实用新型内容

本实用新型的目的是提供一种片外NORFLASH存储芯片启动电路，实现ARM9从片外的NORFLASH快速启动，而且可以很方便的实现程序的在线更新，在不需要编程器的情况下实现在借助SDRAM的情况下完成修改启动代码区的数据。

本实用新型提供了如下的技术方案：

一种片外NORFLASH存储芯片启动电路，包括CPU以及与所述CPU连接的BMS和NORFLASH存储芯片，所述CPU与所述NORFLASH存储芯片之间通过数据总线和地址总线相互连接，所述CPU与所述NORFLASH存储芯片之间还连接有SDRAM，所述CPU内设SRAM，所述SRAM与所述NORFLASH存储芯片相互连接。

优选的，所述CPU设有NCS0片选管脚，所述NORFLASH存储芯片通过所述NCS0片选管脚与所述CPU连接。

优选的，所述SDRAM与所述数据总线和所述地址总线相互连接，所述SDRAM与所述数据总线和所述地址总线之间设有双向数据地址总线，所述SDRAM通过所述双向数据地址总线连接到所述数据总线和所述地址总线上。

优选的，所述CPU还连接有主时钟，所述主时钟与所述CPU之间还设有缓冲器。

优选的，所述主时钟包括100M时钟和32.768K时钟，所述100M时钟和所述32.768K时钟与所述CPU之间分别设有所述缓冲器。

优选的，所述CPU还分别连接有JTAG编程接口和以太网芯片。

本实用新型的有益效果是：整个电路采用从片外NORFLASH存储芯片启动，对ARM9芯片的选型限制少，实现一个系列的产品的硬件的方案配置相同，只需要选用不同功能的ARM9来实现各种产品对硬件的需求。

附图说明

附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：

图1是本实用新型结构示意图；

图2是NORFLASH存储芯片的接口电路示意图；

图3是CPU的接口电路示意图。

具体实施方式