[发明专利]辅助写入电路、写入电路及方法、静态存储器及电子设备

权利要求书

1.一种辅助写入电路，用于向存储单元阵列相连的位线和负位线中的下拉位线提供辅助负电压，其特征在于，包括：

至少一个晶体管电容；

固定模块，用于在辅助写操作阶段对所述下拉位线采用线耦合电容的方式产生耦合电容值，以在所述下拉位线上产生固定耦合负电压；以及

可调模块，用于在辅助写操作阶段选择性地在至少一个晶体管电容中选择所述晶体管电容与所述下拉位线相连，以在所述下拉位线上再叠加产生可调耦合负电压，

其中，所述固定模块包括：

耦合线，用于与所述位线或所述负位线采用线耦合电容方式进行耦合，其中，所述线耦合电容为所述耦合线和所述下拉位线等效产生；

电平提供子模块，用于在写操作阶段给所述耦合线提供高电平以及在所述辅助写操作阶段给所述耦合线提供低电平。

2.根据权利要求1的辅助写入电路，其特征在于，所述可调模块包括：

多个逻辑控制器件，用于在多个控制信号的控制下选择性地在至少一个所述晶体管电容中选择所述晶体管电容与所述下拉位线相连；

负电压导通子模块，用于在所述写操作阶段将所述晶体管电容的输出端的电位拉至低电平，在所述辅助写操作阶段将所述下拉位线与所述晶体管电容的输出端相连，以在所述辅助写操作阶段将所述晶体管电容的输出端电位下拉所述可调耦合负电压。

3.根据权利要求2的辅助写入电路，其特征在于，所述耦合线、数据线、负位数据线同层设置，

所述耦合线，用于通过与所述数据线采用线耦合电容方式实现对所述位线产生固定耦合电容，以及通过与所述负位数据线采用线耦合电容方式实现对所述负位线产生固定耦合电容。

4.根据权利要求3的辅助写入电路，其特征在于，所述耦合线、所述数据线和所述负位数据线与所述存储单元阵列层叠设置，且所述耦合线、所述数据线或所述负位数据线与所述存储单元阵列二者至少有部分面积交叠。

5.根据权利要求4的辅助写入电路，其特征在于，所述耦合线、所述数据线和所述负位数据线位于所述存储单元阵列所在面积内。

6.根据权利要求3的辅助写入电路，其特征在于，所述耦合线的数量为1条，所述耦合线位于所述数据线和所述负位数据线之间。

7.根据权利要求3的辅助写入电路，其特征在于，所述耦合线的数量为2条，其中，第1条所述耦合线和所述负位数据线分别位于所述数据线的两侧；第2条所述耦合线和所述数据线分别位于所述负位数据线的两侧。

8.根据权利要求3的辅助写入电路，其特征在于，耦合线的数量为3条，第1条所述耦合线和第2条所述耦合线分别位于所述数据线的两侧；第2条所述耦合线位于所述数据线和所述负位数据线之间；第3条所述耦合线和所述第2条所述耦合线分别位于所述负位数据线的两侧。

9.根据权利要求3的辅助写入电路，其特征在于，所述耦合线与所述数据线产生的耦合电容值＝所述耦合线与所述负位数据线产生的耦合电容值。

10.根据权利要求3的辅助写入电路，其特征在于，所述耦合线与所述数据线、所述负位数据线平行设置。

11.根据权利要求1的辅助写入电路，其特征在于，所述电平提供子模块包括：第一与非门和第一非门；

所述第一与非门的两个输入端分别连接写使能信号线和负电压使能信号线，所述第一与非门的输出端与所述第一非门的输入端相连；

所述第一非门的输出端与所述耦合线相连。