[发明专利]SOI二极管

说明书

本发明公开了一种SOI二极管,硅衬底层的中部上方形成有二氧化硅中间层；二氧化硅中间层上方形成有上部硅层；上部硅层沿横向为依次邻接的上部P型注入区、体区及上部N型注入区；上部硅层、二氧化硅中间层在横向与硅衬底层由浅沟槽隔离区隔离；多晶硅栅形成于体区正上方，并且通过绝缘介质层同上部硅层隔离；上部P型注入区侧的硅衬底层形成有衬底P型注入区，并且上部P型注入区同衬底P型注入区互联短接；上部N型注入区侧的硅衬底层形成有衬底N型注入区，并且上部N型注入区同衬底N型注入区互联短接。本发明的SOI二极管，具有较小器件尺寸和较低导通电阻。

技术领域

本发明涉及半导体技术，特别涉及一种SOI二极管。

背景技术

传统的体硅工艺二极管，如图1所示，是在BULK Si(块体硅)区域区通过注入P型以及N型杂质离子形成二极管，正向导通时电流路径只有一条，这就极大地限制了器件的正向导通能力，使得器件导通电阻较大，在设计器件时不得不增大器件尺寸从而占用了芯片面积，降低了芯片的利用率。

随着微电子技术的发展，SOI(Silicon-on-Insulator,绝缘体硅)器件得到广泛的使用。由于SOI技术具有的低功耗、抗辐照、抗闩锁等特性的优点，SOI技术已逐渐成为制造高速、低功耗、高可靠性集成电路的主流技术，其中SOI二极管的使用也越来越受到重视。随着射频和光电等领域中SOI二极管的使用，常规SOI二极管的结构得到不断地更新。

现有一种SOI二极管如图2所示，其包括SOI基底1，SOI基底1包括Si/SiO2/Si三层结构，在SOI基底1上部的Si层设置N+掺杂区2，N+掺杂区2由SOI基底1上部Si层的上表面向SOI基底1中部的SiO2层延伸，并且N+掺杂区2的厚度小于或等于SOI基底1上部Si层的厚度；在所述SOI基底1的上表面设置N-外延层3，在N-外延层3上设置环状沟槽，沟槽由N-外延层3的上表面延伸至SOI基底1中部的SiO2层，在沟槽内填充多晶硅6，在沟槽4的侧壁与多晶硅6之间设置第一氧化硅层5；在所述沟槽的上表面分别设置第二氧化硅层7，第二氧化硅层7覆盖住沟槽4的上表面，并且与第一氧化硅层5连接；在所述沟槽两侧的N-外延层3和SOI基底1上设置N+掺杂区2，在N-外延层3的上部设置P+掺杂区8。该种结构的SOI二极管，耐压水平不足，暗电流大，结电容大，响应时间长，灵敏度也不足。

发明内容

本发明要解决的技术问题是提供一种SOI二极管，具有较小器件尺寸和较低导通电阻。

为解决上述技术问题，本发明提供的SOI二极管,硅衬底层的中部上方形成有二氧化硅中间层203；二氧化硅中间层203上方形成有上部硅层；

上部硅层沿横向为依次邻接的上部P型注入区204、体区206及上部N型注入区205；

上部硅层、二氧化硅中间层203在横向与硅衬底层200由浅沟槽隔离区214隔离；

多晶硅栅213形成于体区206正上方，并且通过绝缘介质层同上部硅层隔离；

上部P型注入区204侧的硅衬底层200形成有衬底P型注入区201，并且上部P型注入区204同衬底P型注入区201互联短接；

上部N型注入区205侧的硅衬底层200形成有衬底N型注入区202，并且上部N型注入区205同衬底N型注入区202互联短接。

较佳的，多晶硅栅213的横向两端同上部硅层间分别形成有侧墙212。

较佳的，多晶硅栅213悬空。

较佳的，多晶硅栅213与衬底P型注入区201短接互联。

较佳的，多晶硅栅213与衬底N型注入区202短接互联。

较佳的，所述上部硅层的厚度为所述上部硅层的厚度为0.01μm～1μm。