[发明专利]一种SOC芯片测试方法

说明书

本发明公开了一种SOC芯片测试方法，该方法包括的步骤为：将SOC芯片原先用于MBIST的内嵌SRAM模块剥离出来单独设计，并按照SOC芯片制程标准流片，制备成工程wafer；对所述工程wafer进行CP，收集并分析相关测试数据；若分析结果合格，按工程分析得到的制程标准对整个SOC芯片流片试量产并跳过CP直接封装。本发明通过跳过SOC芯片CP阶段，单独制备SRAM工程分析wafer，对该wafer进行缺陷的定位分析，实质是测试数据的转换，精准找到物性地址后确认工艺缺陷，通过调整修正制程参数以消除，整个过程中有效的节省了制造成本以及提升了工作效率。

技术领域

本发明涉及集成电路芯片测试技术领域，具体为一种SOC芯片测试方法。

背景技术

SOC芯片测试目前有一种方法叫做BIST(内置自检)，即在芯片的设计阶段，就把自检测试的原理考虑进去，加入一些额外的自检测试电路。测试时给予芯片一些基本的信号，激活其自检测试功能。当前SOC芯片的BIST方案大多采用内嵌SRAM(静态随机存储器)的方法(如图1所示)，因SRAM属于memory类产品，所以这种内置自检又被称为MBIST(自建性测试)。

半导体行业按照摩尔定律发展，晶圆制造工艺已迈入7nm时代，单颗芯片的集成度更高，功能信号的频率更高，更难测试，SOC芯片也是如此。CP(晶圆测试)过程采用ATE(自动测试设备)连接Prober Card(探针卡，CP中连接ATE和芯片的装置)的方式进行测试，由于连接方式，针尖材料及裸晶状态等诸多因素，相较于FT(成品测试)，对高频信号的测试精度差，甚至不能测试。这样就导致CP阶段既浪费了资金时间，也不能有效筛选失效管芯。

发明内容

针对背景技术中存在的问题，本发明提供了一种SOC芯片测试方法。

为实现上述目的，本发明提供如下技术方案：一种SOC芯片测试方法，该方法包括以下步骤：

将SOC芯片原先用于MBIST的内嵌SRAM模块剥离出来单独设计，并按照SOC芯片制程标准流片，制备成工程wafer；

对所述工程wafer进行CP，收集并分析相关测试数据；

若分析结果合格，按工程分析得到的制程标准对整个SOC芯片流片试量产并跳过CP直接封装。

作为本发明一种优选的技术方案，分析所述工程wafer进行CP数据按照输出失效位的时间记录-电性地址-物性地址的顺序找出缺陷并调整制程参数。

作为本发明一种优选的技术方案，反复进行CP及缺陷分析调整参数，最终达到预定良率和相关指标，安排初定制程参数的所述工程晶圆wafer封装。

作为本发明一种优选的技术方案，对所述工程wafer进行FT以及相关的FA。

作为本发明一种优选的技术方案，对封装之后的SOC芯片进行FT以及相关的FA。

与现有技术相比，本发明的有益效果是：本发明通过跳过SOC芯片CP阶段，单独制备SRAM工程分析wafer，对该wafer进行缺陷的定位分析，实质是测试数据的转换，精准找到物性地址后确认工艺缺陷，通过调整修正制程参数以消除，整个过程中有效的节省了制造成本以及提升了工作效率。

附图说明

图1为现有技术中SOC芯片以及内嵌的SRAM模块结构示意图；

图2为本发明提供的一种SOC芯片测试方法流程示意图；

图3为本发明提供的一种SOC芯片测试方法中剥离SRAM模块制成工程wafer示意图；

图4为本发明提供的一种SOC芯片测试方法中SRAM模块制备的工程wafer缺陷定位分析流程图；

具体实施方式