[发明专利]晶体管结构

说明书

本发明公开一种晶体管结构，包含一基底，一栅极结构设置于基底上，一个六角形沟槽设置于栅极结构的一侧的基底内，一第一外延层包含第一型掺质设置于六角形沟槽中并且接触六角形沟槽，一第二外延层包含第二型掺质设置于六角形沟槽中，其中第一外延层在第二外延层的外侧，第二外延层作为晶体管结构的一源极/漏极掺杂区，第一型掺质和第二型掺质为不同导电型态。

技术领域

本发明涉及一种避免短通道效应的晶体管结构，特别是涉及一种利用外延层避免短通道效应的晶体管结构。

背景技术

随着目前元件尺寸的日益缩小，晶体管已进入纳米的世代，但是，随着元件的微缩化，许多不良的因素也一一的浮现，因此对于在有限的晶片空间内，如何达到更高的晶体管数目，以及在微缩的尺寸下如何维持应有的电性特性，甚至获得更好的特性，就成为了共同努力的方向。

随着集成电路集成密度的快速增加及元件体积的大幅缩小，明显改变了半导体元件的电性表现，并同时减少电子产品的生产成本，当金属氧化物半导体(Metal OxideSemiconductor，MOS)晶体管的尺寸缩小时，其通道长度也必须随之缩小。当其长度缩小到某一定的程度时，各种因通道长度变小而衍生的问题便会发生，这个现象便称为短通道效应。短通道效应除了会造成元件启始电压下降以及栅极电压对MOS晶体管的控制发生问题，造成晶体管效率降低。

发明内容

有鉴于此，本发明提供一种改善晶体管短通道效应的方法及晶体管结构。

根据本发明的一优选实施例所提供的一种晶体管结构包含一基底，一栅极结构设置于基底上，一个六角形沟槽设置于栅极结构的一侧的基底内，一第一外延层包含第一型掺质设置于六角形沟槽中并且接触六角形沟槽，一第二外延层包含第二型掺质设置于六角形沟槽中，其中第一外延层在第二外延层的外侧，第二外延层作为晶体管结构的一源极/漏极掺杂区，第一型掺质和该第二型掺质为不同导电型态。

根据本发明的一优选实施例，若是晶体管结构为P型晶体管，则第二型掺质包含硼(B)、铟(In)或镓(Ga)，第一型掺质包含磷(P)、砷(As)或锑(Sb)，并且第一外延层为外延硅，第二外延层为硅锗或外延硅。

根据本发明的一优选实施例，若是晶体管结构为N型晶体管时，第二型掺质包含磷(P)、砷(As)或锑(Sb)，第一型掺质包含硼(B)、铟(In)或镓(Ga)，第一外延层为外延硅或碳化硅，第二外延层为外延硅或碳化硅。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图4为本发明的一优选实施例所绘示的一种晶体管结构的制作方法的示意图。

主要元件符号说明

10 基底 11 掺杂阱

12 栅极结构 14 栅极电极

16 栅极介电层 18 盖层

20 间隙壁结构 20a 间隙壁

20b 间隙壁 22 各向异性蚀刻制作工艺

24 沟槽 26 各向同性蚀刻

28 六角形沟槽 30 斜面

32 尖角 34 第一外延层