[发明专利]抗辐射功率MOSFET的外延结构及制造方法

说明书

本发明公开了一种抗辐射功率MOSFET的外延结构及制造方法。所述外延结构包括：背封层、硅衬底、缓冲外延层和二次外延层，所述硅衬底的背面上设置有所述背封层，所述硅衬底的正面设置有所述缓冲外延层，所述缓冲外延层上设置有所述二次外延层。实现外延层和硅衬底间的传输区的电场峰值低于二次击穿的电场峰值，改善诱生NPN管的二次击穿。

技术领域

本发明涉及与适用于空间或者航空航天应用的VDMOS产品相关领域，特别涉及一种抗辐射功率MOSFET的外延结构及制造方法。

背景技术

各种电压和电流等级的VDMOS晶体管是高频开关电源选择使用的器件，当前它们应用在空间和航空航天系统的多种电源控制和转换应用中。另外，在外太空应用像通讯卫星、气象卫星、GPS（全球定位系统）以及地球观察卫星上，由于功率MOSFET高的开关速度、低的导通损耗、小的空间占用而大量使用。

对工作在外太空的MOS（金属氧化物半导体）器件的特殊要求，是长期的可靠性以及对于电离辐射、高能粒子以及其他高的忍耐力。VDMOS功率晶体管的阈值电压（Vth）、击穿电压（BVdss）、漏电流（Idss）、跨导（gm）和导通电阻（Rdson）都受电离辐射的影响，因此，适合于这种应用环境的功率MOSFET应该通过设计和制造工艺进行“抗辐射加固(radiationhardened)”。

起初在空间应用中使用VDMOS器件，单粒子烧毁成为其在大量的重离子束流环境中商用使用的主要限制。已经有许多研究专注于单粒子烧毁（SEB）以及改进在重离子轰击下VDMOS器件的能力。研究发现，一个高能量离子在半导体内沿着其路径产生的电荷“鞘”，与其线性能量转移值（LET）成比例。

如果VDMOS器件的漏极偏压超过某一个值（或者器件中的电场接近本征值），这个时候，局部或者小于1微米直径的范围内，空穴-电子对密度增加，导致电流密度超过10⁴A/cm²，空穴会不断驱动到N-沟MOSFET的表面和VDMOS器件源层的下面，很容易产生一个接近或者超过0.7V的压降，从而开启在任何VDMOS结构中都寄生存在的诱生双极晶体管。当诱生双极晶体管发生开启，NPN晶体管（对于N沟VDMOS）进入二次击穿，或者叫工作的“快反向”模式。一旦二次击穿现象被触发，电源的整个能量会聚集在芯片上该工作模式开始的地方，随后温度会增加剧烈，器件的结则会由于上层金属的扩散进入而短路。减少诱生NPN管开启的常规的方法是增加源下面P阱的掺杂。增加钳位感应开关（UIS）注入层的掺杂有其限制，这层的掺杂很容易到达硅和二氧化硅的界面（沟道区），当这种情况出现时，那个位置的阈值电压会快速增加，严重时会在那个位置形成一个“死”MOSFET。大量研究、模拟和实验证明，如果采用双外延层并将外延层和衬底间的传输区电场调整到合适程度，诱生NPN管的二次击穿是可以改善的。

双外延层的采用对诱生NPN管的二次击穿虽然有改进作用，但“快反向”现象依然存在。这种方法的缺陷是由于外延层的增加而影响VDMOS的Rdson。因此需要解决的技术问题是：在二次击穿和开启特性之间寻求一个折中，同时需要寻找一个更好的方法加固功率MOSFET器件抗辐射能力。

发明内容

为了解决现有技术的问题，本发明实施例提供了一种抗辐射功率MOSFET的外延结构及制造方法。所述技术方案如下：

第一方面，提供了一种抗辐射功率MOSFET的外延结构，所述外延结构包括：背封层、硅衬底、缓冲外延层和二次外延层，所述硅衬底的背面上设置有所述背封层，所述硅衬底的正面设置有所述缓冲外延层，所述缓冲外延层上设置有所述二次外延层。

可选的，所述硅衬底掺杂的杂质类型为As，所述硅衬底的厚度为150~800μm，电阻率为0.001~0.01Ω.cm。

可选的，所述缓冲外延层掺杂的杂质为As或者P，所述缓冲外延层的厚度为5~30μm，电阻率为0.05~2.05Ω.cm。