[发明专利]抗辐射功率MOSFET的外延结构及制造方法

权利要求书

1.一种抗辐射功率MOSFET的外延结构，其特征在于，所述外延结构包括：背封层（1）、硅衬底（2）、缓冲外延层（3）和二次外延层（4），所述硅衬底（2）的背面上设置有所述背封层（1），所述硅衬底（2）的正面设置有所述缓冲外延层（3），所述缓冲外延层（3）上设置有所述二次外延层（4）。

2.根据权利要求1所述的外延结构，其特征在于，所述硅衬底（2）掺杂的杂质类型为As，所述硅衬底（2）的厚度为150~800μm，电阻率为0.001~0.01Ω.cm。

3.根据权利要求1所述的外延结构，其特征在于，所述缓冲外延层（3）掺杂的杂质为As或者P，所述缓冲外延层（3）的厚度为5~30μm，电阻率为0.05~2.05Ω.cm。

4.根据权利要求1所述的外延结构，其特征在于，所述二次外延层（4）掺杂的杂质类型为As或者P，所述二次外延层（4）的厚度为8~45μm，电阻率为0.15~9.15Ω.cm。

5.根据权利要求1所述的外延结构，其特征在于，所述背封层（1）的厚度为0.5~5.0μm。

6.一种抗辐射功率MOSFET的外延结构的制造方法，其特征在于，所述方法包括：

在硅衬底的背面进行POLY-Si和LTO背封，形成用于防护的背封层；

在所述硅衬底上进行第一次外延生长形成缓冲外延层，在所述缓冲外延层上进行第二次外延生长形成二次外延层。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

所述在所述硅衬底中掺杂杂质As，所述硅衬底的厚度为150~800μm，电阻率为0.001~0.01Ω.cm。

8.根据权利要求6所述的方法，其特征在于，所述方法还包括：

在所述缓冲外延层中掺杂杂质As或者P，所述缓冲外延层的厚度为5~30μm，电阻率为0.05~2.05Ω.cm。

9.根据权利要求6所述的方法，其特征在于，所述方法还包括：

在所述二次外延层中掺杂杂质As或P，所述二次外延层的厚度为8~45μm，电阻率为0.15~9.15Ω.cm。

10.根据权利要求6所述的方法，其特征在于，所述背封层的厚度为0.5~5.0μm。