[发明专利]一种多芯片扇出型结构的封装方法及其结构

说明书

本发明公开一种多芯片扇出型结构的封装方法及其结构，属于半导体封装技术领域。包括如下步骤：首先，提供支撑架，所述支撑架的中间区域为镂空，边缘区域存在通孔；将支撑架与A芯片分次装片至带有热剥离膜的载具上；用包覆膜将支撑架与A芯片包覆，并去除热剥离膜和载具，形成新的晶圆载体；在新的晶圆载体的底部表面形成钝化层和布线层；将带有金属凸块的B芯片倒装到所述布线层上；通过包覆料对B芯片、金属凸块和布线层进行包覆保护；在新的晶圆载体顶部表面依次形成钝化层、再布线层、再钝化层；在再钝化层的开口上方生长焊球凸点，生成最终的封装体。

技术领域

本发明涉及半导体封装技术领域，特别涉及一种多芯片扇出型结构的封装方法及其结构。

背景技术

随着电子技术的发展，半导体封装趋于向高密度、多功能、低功耗、小型化的方向发展。为了满足产品愈加复杂的系统功能，多芯片互联集成的封装技术得到了较快的发展。目前主流的多芯片封装方案有如下两种：

一、采用SIP封装方案：如图1（a）所示，将若干个芯片103进行水平并排分布，芯片103通过凸块焊接至基板101；或者，如图1（b）所示，将若干个芯片103进行垂直堆叠排布，底层的芯片103通过凸块焊接至基板101，其余的芯片103通过打线工艺连接至基板101。

结合图1（a）和图1（b），通过基板101的内部线路实现各个芯片之间的信号互联，在芯片103与基板101间填充有包覆材料102，并对其通过塑封104进行保护，将此模块整体最终焊接到印刷电路板，来实现产品的互联集成。该方案中需要通过多层的布线转接来实现芯片之间的互联，且基板金属层与介电层厚度较厚，会存在信号传输延迟的问题；且由于增加了基板来实现芯片间的互联集成，封装成本相对较高。

二、采用扇出型互联方案：如图2所示，将若干个芯片201进行水平并排分布，并使用包覆材料202将芯片201进行包覆形成新的晶圆载体，将此新的晶圆载体进行再布线和凸块工艺，最终形成封装体，可将此封装体直接焊接到印刷电路板。由于省去了基板部分，相对方案一成本较低；且采用了晶圆级工艺，产品布线能力更强，芯片互联路径更短，具有更好的电学性能。但该方案仍存在如下问题：

a.芯片之间水平排布，芯片扇出区域较大，导致最终的封装尺寸较大，每张晶圆封装体的数量较少，一定程度增加了产品成本；

b.由于包覆料与芯片Si存在CTE不匹配的问题，包覆后形成的晶圆载体在后续的高温工艺过程中会产生较大的翘曲，易导致芯片与包覆料之间存在分层、芯片crack等问题；且由于是单面布线，随着布线层数的增加，圆片翘曲逐渐增大，设备及工艺无法保证正常作业，相应布线层数及能力受限较大；

c.由于封装体中包覆材料的材料特性，形成的封装体结构通常会存在强度不足的问题，在焊接到印刷电路板后，封装体在热循环可靠性试验中焊球位置承受了较多的应力，易出现断裂等情况，产品可靠性结果不佳；

d.包覆材料在成型液化过程中由于存在水平方向的流动，芯片会被包覆材料挤偏，导致后续的光刻等工艺存在对位难度。

发明内容

本发明的目的在于提供一种多芯片扇出型结构及其封装方法，以解决现有的封装方案成本较高、产品可靠性不佳的问题。

为解决上述技术问题，本发明提供一种多芯片扇出型结构的封装方法，包括如下步骤：

步骤一、提供支撑架，所述支撑架的中间区域为镂空，边缘区域存在通孔；

步骤二、将支撑架与A芯片分次装片至带有热剥离膜的载具上；

步骤三、用包覆膜将支撑架与A芯片包覆，并去除热剥离膜和载具，形成新的晶圆载体；

步骤四、在新的晶圆载体的底部表面形成钝化层和布线层；

步骤五、将带有金属凸块的B芯片倒装到所述布线层上；