[发明专利]半导体装置及其制造方法

说明书

实施方式提供一种能够抑制缺陷产生的具有TSV的半导体装置及其制造方法。实施方式的半导体装置具有：半导体衬底，设置着从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；金属部，形成在贯通孔的内部；第1绝缘膜，设置在半导体衬底的第2面上及贯通孔的侧面；及第2绝缘膜，设置在半导体衬底的贯通孔的侧面上的金属部侧的第1绝缘膜上。

[相关申请]

本申请享有以日本专利申请2018-99669号(申请日：2018年5月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本实施方式涉及一种半导体装置及其制造方法。

背景技术

使用TSV(Through-Silicon Via，硅穿孔)的半导体装置的制作方法中，有在半导体衬底上制作器件(半导体电路等)之后，将Si薄膜化而形成TSV的方法(Via Last(后穿孔)构造)。针对器件的微细化发展，从器件的外侧通过TSV连接，所以不依赖于工艺节点，微细化的必要性较低。另外，由于在形成制造难易度不断提高的微细器件之后形成TSV，所以不容易影响器件良率。

然而，必须将半导体衬底利用可再剥离的粘接剂贴合于支撑衬底，一边进行薄Si化一边形成TSV。形成TSV时，必须以低温制作。

发明内容

实施方式提供一种能够抑制缺陷产生的具有TSV的半导体装置及其制造方法。

实施方式的半导体装置具有：半导体衬底，设置着从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；金属部，形成在贯通孔的内部；第1绝缘膜，设置在半导体衬底的第2面上及贯通孔的侧面；以及第2绝缘膜，设置在半导体衬底的贯通孔的侧面上的金属部侧的第1绝缘膜上。

附图说明

图1是表示实施方式的半导体装置的概略构成例的剖视图。

图2～8是表示实施方式的半导体装置的制造方法的工艺剖视图。

图9(a)及(b)是表示以各温度进行热处理时的氧化硅膜的测定结果的图。

具体实施方式

以下，参照附图，对实施方式的半导体装置及半导体装置的制造方法进行详细说明。此外，并不利用该实施方式限定本发明。另外，在以下的说明中，将元件形成对象的半导体衬底中的元件形成面设为第1面，将与该第1面为相反侧的面设为第2面。

图1是表示实施方式的半导体装置的概略构成例的剖视图。如图1所示，半导体装置1具备半导体衬底10、绝缘层11、STI12、绝缘层13、第1贯通电极14、第2贯通电极18、及接合材料(凸块)19。

半导体衬底10例如是硅衬底。该半导体衬底10也可将厚度减薄至50μm(微米)以下、例如30±5μm左右。

在半导体衬底10的第1面，具有形成半导体元件的有源区及将有源区间电分离的STI(Shallow Trench Isolation，浅沟槽隔离)12。在有源区形成着存储单元阵列、晶体管、电阻元件、电容器元件等半导体元件(未图示)。STI12例如使用氧化硅膜等绝缘膜。在STI12上，设置着将半导体元件电连接至第2贯通电极18的第1贯通电极14及配线构造35。配线构造35设置在STI12上，且电连接于设置在半导体衬底10的第1面上的半导体元件(例如晶体管)。半导体元件及配线构造35由绝缘层11、13被覆。在半导体衬底10的第2面，设置着电连接于第2贯通电极18的接合材料19等。

绝缘层13为了保护配线构造35而覆盖配线构造35。该绝缘层13中也可包含覆盖配线构造35的钝化膜、及覆盖钝化膜上的有机层。钝化膜可以是氮化硅膜(SiN)、氧化硅膜(SiO₂)或氮氧化硅膜(SiON)的单层膜、或它们中2个以上的积层膜。有机层可使用感光性聚酰亚胺等树脂材料。