[发明专利]一种极化码译码中路径分裂的硬件排序器系统及设计方法

说明书

本发明提出一种极化码译码中路径分裂的硬件排序器系统及设计方法，实施本发明的有益效果是，在极化码译码过程中，对固定比特位的路径不需要排序，因此节省了固定比特位的排序时间；另外只需要在信息比特位进行排序，其排序器的延迟时间与输入的路径数量基本无关，当路径数量较大时仍具有较低的译码延迟率。

技术领域

本发明涉及通信领域，更具体地说，涉及一种极化码译码中路径分裂的硬件排序器系统及设计方法。

背景技术

极化码是目前唯一可理论证明在二进制离散无记忆信道下达到香农极限的一种编码方式。SCL串行抵消译码是一种低复杂度的译码方法。SCL串行抵消列表译码方法是SC译码方法的改进方法，能够实现更好的误码率性能。SCL的译码中有L条译码路径，每条译码路径都有一个评价路径优劣的度量值。在信息比特位时，每译码一个比特，每一个译码路径都要分裂为两个，即会由L条路径扩展到2L条路径。通过排序器，在2L条路径中选择L条度量值最小的路径，并保持译码过程中始终存在L条路径。但SCL译码算法每译一个比特都要进行一次排序，大量的排序操作导致译码时延和复杂度都很高。因此低时延、低复杂度的排序方法是降低极化码译码时延和复杂度的关键。

针对排序器即有较高延迟的现状，目前已提出有使用简化的双调排序器和简化的奇偶排序器来对2L条路径进行排序，并输出排好顺序的L条路径。为了进一步降低排序的译码延迟，V.Bioglio等人提出排序器可以只找出L条路径，其顺序可以在译码的其他过程中并行排好序。在此基础上有最优双调排序器和优化的两两排序器来对2L条路径进行排序。但是在上述的排序器中，当需要排序的路径L变大时，其译码器的延迟会显著增加。

发明内容

本发明要解决的技术问题在于，针对现有技术的在输入路径增大时其排序时钟频率显著降低的缺陷，提供一种极化码译码中路径分裂的硬件排序器系统及设计方法，利用桶排序的时间复杂度对输入数据规模无关的特性，设计一种低时延、低复杂度的硬件排序器系统。

本发明解决其技术问题所采用的技术方案是：构造一种极化码译码中路径分裂的硬件排序器系统，所述系统包括输入模块、桶排序模块、排序器网络模块和输出模块，具体为：

所述输入模块用于输入待排序的2L条译码路径；所述的译码路径包括L条原始译码路径和L条分裂译码路径，其中L取值为2ⁿ，n≥1且n为整数；

所述桶排序模块用于对2L条译码路径进行优劣排序；所述的桶排序模块包括有上桶排序器模块和下桶排序器模块；所述的上桶排序器模块用于对L条原始译码路径进行桶排序，所述的下桶排序器用于将对于L条分裂译码路径进行桶排序，被所述上桶排序器模块排序后的L条原始译码路径和被所述下桶排序器排序后的L条分裂译码路径组成译码路径集合；

所述排序器网络模块，用于根据选择策略，在桶排序模块输出的按优劣排序的译码路径集合中，选择最优的L条路径；

所述输出模块，用于输出经排序器网络模块选择后的最优的L条路径。

进一步的，所述输入模块中还包括一译码模块，所述译码模块利用SCL算法对信息比特进行译码，每译码一个信息比特，信息比特的初始译码路径分裂为与初始译码路径的原始译码路径的与初始译码路径不同的分裂译码路径，所述译码器对L个信息比特进行译码而生成输入到所述输入模块的2L条译码路径。

进一步的，每条译码路径均包括一用于评价路径优劣特性的度量值，所述度量值越低则表示所述译码路径越优，分裂前的初始译码路径的度量值集合被定义为：

m'＝[m'₁,m'₂,...,m'_L]；

分裂后的原始译码路径和分裂译码路径的度量值集合被定义为m＝[m₁,m₂,...,m_L,m_L+1,...,m_2L]；