[发明专利]一种极化码译码中路径分裂的硬件排序器系统及设计方法

权利要求书

1.一种极化码译码中路径分裂的硬件排序器系统，其特征在于，包括输入模块、桶排序模块、排序器网络模块和输出模块：

所述输入模块用于输入待排序的2L条译码路径；所述的译码路径包括L条原始译码路径和L条分裂译码路径，其中L取值为2ⁿ，n≥1且n为整数；

桶排序模块用于对2L条译码路径进行优劣排序；所述的桶排序模块包括有上桶排序器模块和下桶排序器模块；所述的上桶排序器模块用于对L条原始译码路径进行桶排序，所述的下桶排序器用于将对于L条分裂译码路径进行桶排序，被所述上桶排序器模块排序后的L条原始译码路径和被所述下桶排序器排序后的L条分裂译码路径组成译码路径集合；其中，所述桶排序器模块的上桶排序器模块和下桶排序器模块对L条译码路径的优劣排序包括：

a1、比较步骤；以译码路径度量值为基准，使用比较器对输入的L条译码路径进行两两比较，并将比较结果储存在寄存器R中；所述的比较结果中，由“0”表示当前译码路径的度量值大于对应比较的译码路径度量值，“1”表示当前译码路径的度量值小于对应比较的译码路径度量值；

a2、计算步骤；基于步骤a1，将寄存器R中的比较结果进行累加计算，得到译码路径i在L条译码路径中的秩序Sum值；

a3、排序步骤；使用选择器，根据输入的L条路径和L个秩序Sum值，以秩序Sum值为基准，对输入的译码路径由优到劣进行排序；

排序器网络模块，用于根据选择策略，在桶排序模块输出的按优劣排序的译码路径集合中，选择前L条译码路径作为最优译码路径；

输出模块，用于输出经排序器网络模块选择后的L条最优译码路径。

2.根据权利要求1所述的硬件排序器系统，其特征在于，所述输入模块还包括一译码模块，所述译码模块利用SCL算法对信息比特进行译码，每译码一个信息比特，信息比特的初始译码路径分裂为与初始译码路径相同的原始译码路径和与初始译码路径不同的分裂译码路径，所述译码器对L个信息比特进行译码而生成输入到所述输入模块的2L条译码路径。

3.根据权利要求2所述的硬件排序器系统，其特征在于，每条译码路径均包括一用于评价路径优劣特性的度量值，所述度量值越低则表示所述译码路径越优，分裂前的初始译码路径的度量值集合被定义为：

m′＝[m′₁，m′₂，...，m′_L]；

分裂后的原始译码路径和分裂译码路径的度量值集合被定义为m＝[m₁，m₂，...，m_L，m_L+1，...，m_2L]；

其中，任一原始初始译码路径i的度量值为m′_i，其分裂后的原始译码路径度量值为m_i，其分裂后的分裂译码路径度量值为m_L+i，其中i∈L，且m_i＝m′_i，m_L+i＝m′_i+|α_k|，|α_k|为是第k个信息比特的对数似然比的绝对值；其中k取整且0＜k＜N，N为包含所述L个信息比特的当前发送数据的位数，k为当前发送数据中的信息比特的位数。

4.根据权利要求1所述的硬件排序器系统，其特征在于，排序器网络模块使用比较器比较原始译码路径L-i+1与分裂译码路径L+i的秩序Sum值，若原始译码路径L-i+1的秩序Sum值大于分裂译码路径L+i的秩序Sum值，则交换两条译码路径在集合中的位置，经过L/2次比较之后，选择集合中前L条译码路径作为最优译码路径输出；其中i＝1,2,....,L/2。