[发明专利]测试结构、其制造方法及应用其的方法

说明书

本发明涉及一种测试结构，涉及半导体集成电路，通过同时制造多组带P阱的NMOS、带N阱的PMOS和不带阱的PMOS和不带阱的NMOS半导体器件，且各组半导体器件间的沟道长度不同，并测试至少一组半导体器件的带阱掺杂的器件的阈值电压和不带阱掺杂的器件的阈值电压，得到阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；提取每组带阱掺杂器件的沟道载流子迁移率和不带阱掺杂器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响，如此，可评估阱掺杂对器件阈值电压(Vt)和沟道中载流子迁移率(Ion/Ioff)的影响，且成本低，节约资源。

技术领域

本发明涉及半导体集成电路，尤其涉及一种测试结构、其制造方法及应用其的方法。

背景技术

在半导体集成电路中，随着半导体技术的发展，因器件尺寸缩小化要求和光刻工艺技术的限制，体硅CMOS走至22nm后发展遇到瓶颈，而全耗尽型绝缘层上的MOSFET(FDSOI)因其低工作电压、高射频特性等特点成为当前的研究热点。传统的体硅通过沟道掺杂和沟道长度设计来实现多种阈值电压(Vt),沟道掺杂会由于RDF(random dopantsfluctuation,随机掺杂涨落)而导致器件漏电和阈值电压Vt波动严重。FDSOI的沟道的掺杂浓度很低，不需要进行Halo离子注入，相对体硅CMOS来说，有效降低了RDF效应。另外，沟道掺杂浓度低，也有助于载流子迁移率和器件驱动电流的提升。FDSOI器件主要由前栅极(Gate)、较薄的硅沟道层(channel)、超薄埋氧化物(BOX)和抬升型源漏(RSD)组成，结构示意图如附图1，通过BOX下方的阱掺杂(Back well)和背栅偏压(Back Bias)，可实现对阈值电压和沟道中载流子迁移率(Ion/Ioff)的调节。

对BOX下方衬底掺杂是通过阱离子注入来实现，这种阱掺杂会在沟道里引入一些掺杂，引起阈值电压的变化，同时会引起电子和空穴的迁移率的退化。在工艺研发的过程中，为了优化衬底阱掺杂，需要评估衬底阱掺杂对器件特性的影响。常规做法是通过将阱掺杂和不掺杂设计在不同晶圆上的方法，但这种方法会受不同晶圆(wafer)之间差异的影响，另一方面也会造成资源的浪费。

因此急需一种评估衬底阱掺杂对器件特性影响的结构及方法。

发明内容

本发明的目的在于提供一种测试结构，用于评估阱掺杂对器件阈值电压和沟道中载流子迁移率的影响，且成本低，节约资源。

本发明提供的测试结构，包括多组半导体器件，其中每一组半导体器件包括：衬底，所述衬底包括多个场氧隔离区，以及由所述多个场氧隔离区隔离出来的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区内包括位于所述衬底上的P阱、位于所述P阱上的第一埋氧化硅层以及位于所述第一埋氧化硅层上的第一顶部半导体层，另在所述第一顶部半导体层上还形成有第一栅极，以在所述第一有源区内形成一带P阱的NMOS；所述第二有源区内包括位于所述衬底上的N阱、位于所述N阱上的第二埋氧化硅层以及位于所述第二埋氧化硅层上的第二顶部半导体层，另在所述第二顶部半导体层上还形成有第二栅极，以在所述第二有源区内形成一带N阱的PMOS；第三有源区内包括位于所述衬底上的第三埋氧化硅层以及位于所述第三埋氧化硅层上的第三顶部半导体层，另在所述第三顶部半导体层上还形成有第三栅极，以在所述第三有源区内形成一不带阱的NMOS；所述第四有源区内包括位于所述衬底上的第四埋氧化硅层以及位于所述第四埋氧化硅层上的第四顶部半导体层，另在所述第四顶部半导体层上还形成有第四栅极，以在所述第四有源区内形成一不带阱的PMOS，其中多组半导体器件之间的由所述第一有源区内的所述第一顶部半导体层形成的沟道的沟道长度不同，由所述第二有源区内的所述第二顶部半导体层形成的沟道的沟道长度不同，由所述第三有源区内的所述第三顶部半导体层形成的沟道的沟道长度不同，由所述第四有源区内的所述第四顶部半导体层形成的沟道的沟道长度不同。