[发明专利]半导体存储装置

说明书

实施方式提供一种能够较佳地控制的半导体存储装置。实施方式的半导体存储装置具备：基板；半导体柱；第1配线及第2配线，与半导体柱对向；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线。在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第1配线的电压降低，在其后的第3时序中第2配线的电压升高，在该第3时序或其后的第4时序中第1配线的电压升高，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。

[相关申请案]

本申请案享有以日本专利申请案2018-166583号(申请日：2018年9月6日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

已知有具备基板、多条配线、及与这些多条配线对向的半导体膜的半导体存储装置。

发明内容

实施方式提供一种能够较佳地控制的半导体存储装置。

一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第1配线的电压降低，在其后的第3时序中第2配线的电压升高，在该第3时序或其后的第4时序中第1配线的电压升高，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。

一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第2配线的电压升高，在其后的第3时序中第2配线的电压进而升高，在其后的第4时序中第2配线的电压降低，在其后的第5时序中第1配线的电压降低。

一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；第3配线，连接在半导体柱的一端；以及控制电路，电连接在第1配线、第2配线及第3配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在第2时序中第3配线的电压升高，在其后的第3时序中第2配线的电压升高，在其后的第4时序中第3配线的电压降低，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。

附图说明

图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。

图2是该半导体存储装置的示意性的立体图。

图3是图2的示意性的放大图。

图4是表示存储单元MC的阈值电压的分布的示意性的柱状图。

图5是表示第1实施方式的读出动作的示意性的波形图。

图6是表示第1实施方式的写入动作的示意性的波形图。

图7是表示第1比较例的写入动作的示意性的波形图。

图8是表示第2比较例的写入动作的示意性的波形图。