[发明专利]数字双重取样电路

说明书

一种数字双重取样电路，包含比较器，其输入节点分别连接至斜坡电压及经由电容器连接至像素电路的图像输出节点；重置开关，连接于输入节点之间，用以重置电容器；模拟至数字转换器，其接收比较器的比较输出，该模拟至数字转换器包含计数器，当斜坡信号倾斜时，计数器进行计数，因而在重置阶段产生重置‑ADC值，且在信号阶段产生信号‑ADC值；数字检测减法器，其将信号‑ADC值减去重置‑ADC值以产生差值，其代表取样输出；及箝位电路，其在图像输出节点产生箝位电压。在重置阶段，箝位电路在电容器完成重置后且在斜坡电压开始倾斜前被关闭。

技术领域

本发明涉及一种数字双重取样(digital double-sampling,DDS)，特别是关于一种数字双重取样电路，其可避免暗阳(dark-sun)现象并可适用于图像传感器。

背景技术

数字双重取样(DDS)机制普遍使用于图像传感器，例如互补式金属氧化半导体(CMOS)图像传感器。当读出光电二极管讯息时，可抵消读出路径偏移与比较器的延迟变化。

当撷取阳光的图像时，由于光电二极管的电子溢流，使得阳光部分变暗。为了避免此种暗阳(dark-sun)现象，一般使用箝位机制，在重置阶段将像素电路的图像输出节点箝位于某个准位。然而，在重置阶段，箝位机制会影响信号从光电二极管传送至图像输出节点，特别是在非阳光情况或低光线情况，因而产生列固定模式噪声(column fixed patternnoise,CFPN)。

鉴于传统箝位机制无法有效解决数字双重取样系统的暗阳现象，因此亟需提出一种新颖机制，以克服传统数字双重取样系统的缺失。

发明内容

鉴于上述，本发明实施例的目的之一在于提出一种数字双重取样电路，可有效避免暗阳(dark-sun)现象及列固定模式噪声(CFPN)。

根据本发明实施例，数字双重取样电路包含图像传感器的像素电路、比较器、重置开关、模拟至数字转换器、数字检测减法器及箝位电路。比较器的第一输入节点连接至斜坡电压，其第二输入节点经由电容器连接至像素电路的图像输出节点。重置开关连接于第一输入节点与第二输入节点之间，用以重置电容器。模拟至数字转换器接收比较器的比较输出，该模拟至数字转换器包含计数器，当该斜坡信号倾斜时，计数器进行计数，因而在重置阶段产生重置-ADC值，且在信号阶段产生信号-ADC值。数字检测减法器将信号-ADC值减去重置-ADC值以产生差值，其代表取样输出。箝位电路在图像输出节点产生箝位电压。在重置阶段，箝位电路在电容器完成重置后且在斜坡电压开始倾斜前被关闭，其中该数字双重取样电路在重置阶段依序执行以下步骤：分别重置该像素电路、重置该电容器、开启该箝位电路；停止该像素电路的重置，因而将该图像输出节点箝位于该箝位电压；停止该电容器的重置；关闭该箝位电路，因此该图像输出节点不再被箝位于该箝位电压；及当该斜坡电压倾斜时，该计数器进行计数，因而产生该重置-ADC值。

附图说明

下面参考附图，详细描述本发明的优选和替代示例：

图1显示本发明实施例的数字双重取样电路的电路图，其具暗阳现象避免机制，可适用于图像传感器的像素电路。

图2例示图1中的比较器与模拟至数字转换器的相关信号时序图。

图3例示本发明实施例的数字双重取样电路的相关信号时序图。

图4例示使用不同于图3的机制的数字双重取样电路的相关信号时序图。

符号说明

100 数字双重取样电路

11 像素电路

12 比较器

13 模拟至数字转换器

131 计数器

132 内存