[发明专利]半导体器件和包括半导体器件的存储模块

说明书

一种半导体器件可以包括多个芯片和测试焊盘。多个芯片可以检查以特定比特位为单位被激活的多个图案信号的奇偶校验位，并储存通过检查奇偶校验位而生成的测试结果信号。当从任一测试结果信号检测到错误时，多个芯片可以输出错误检测信号。测试焊盘可以将从多个芯片接收的错误检测信号输出到外部部件。多个芯片可以共同耦接到至少一个连接线，使得当从多个芯片中的至少一个芯片输出错误检测信号时，输出的错误检测信号通过测试焊盘被输出。

相关申请的交叉引用

本申请要求2018年5月23日提交的韩国专利申请号10-2018-0058128的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例总体上可以涉及半导体器件和包括半导体器件的存储模块，以及一种操作半导体器件的方法，更具体地，涉及与测试多个层叠的半导体芯片相关的技术。

背景技术

近年来，为了提高半导体器件的集成度，层叠多个芯片的三维(3D)排列技术受到更多关注。层叠的芯片可以通过硅通孔(TSV)或引线键合来彼此电耦接。包括在半导体器件中的芯片可以通过TSV或引线键合接收用于进入测试模式的地址、命令、信号以及测试操作所需的信号，并且可以输出包括各种信息的信号和数据。

在基于3D排列技术的半导体器件制成之后，需要用于测试所制造的半导体器件是否正常工作的测试。在使用其中层叠多个芯片的半导体器件的情况下，缺陷可能出现在用以互连各个芯片所需的TSV或引线键合中。

如果在测试操作期间在TSV或引线键合中出现缺陷，则这意味着遇到了有缺陷的芯片。如果缺陷出现在用以互连芯片所需的TSV或引线键合中，则很难正确识别缺陷的位置。因此，确认用以互连各个芯片所需的TSV或引线键合的连通性非常重要。

发明内容

根据本公开的一个实施例，半导体器件可以包括多个芯片和测试焊盘。多个芯片可以配置为检查以特定比特位为单位被激活的多个图案信号的奇偶校验位，并储存通过奇偶校验位的检查生成的测试结果信号，并且可以配置为当从测试结果信号中的任一个检测到错误时输出错误检测信号。测试焊盘可以配置为将从多个芯片接收的错误检测信号输出到外部部件。多个芯片可以共同耦接到至少一个连接线，使得当从多个芯片中的至少一个芯片输出错误检测信号时，输出的错误检测信号可以通过测试焊盘被输出。

根据本公开的另一个实施例，一种存储模块可以包括控制器和半导体器件。控制器可以配置为生成以特定比特位为单位被激活的多个图案(pattern)信号。半导体器件可以配置为检查多个图案信号的奇偶校验位，并储存通过检查奇偶校验位生成的测试结果信号，并且可以配置为当从任一测试结果信号检测到错误时输出错误检测信号。半导体器件可以包括共同耦接到至少一个连接线的多个芯片，使得当从多个芯片中的至少一个芯片输出错误检测信号时，输出的错误检测信号可以通过测试焊盘被输出。

附图说明

通过结合附图考虑时参考以下详细描述，本公开的上述和其他特征和优点将变得显而易见，其中：

图1是示出根据本公开一个实施例的存储模块的实例的框图。

图2是示出图1所示的控制器的实例的详细图。

图3是示出图1所示的每个半导体器件的结构的实例的电路图。

图4是示出图3所示的每个半导体器件的实例的详细图。

图5是示出图4所示的每个缓冲电路的实例的详细图。

图6是示出图4所示的每个奇偶检验电路的实例的详细电路图。

图7是示出图4所示的每个储存电路的实例的详细图。

图8是示出图2所示的控制器的操作的波形图。

图9是示出图4所示的每个半导体器件的操作的流程图。

具体实施方式